JPH01106436A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01106436A JPH01106436A JP62263409A JP26340987A JPH01106436A JP H01106436 A JPH01106436 A JP H01106436A JP 62263409 A JP62263409 A JP 62263409A JP 26340987 A JP26340987 A JP 26340987A JP H01106436 A JPH01106436 A JP H01106436A
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- power supply
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電源端子とグランド端子の両方またはそのい
ずれか一方を複数持、つ半導体素子を収納した半導体装
置に関する。
ずれか一方を複数持、つ半導体素子を収納した半導体装
置に関する。
［従来の技術］
従来より、第６図に示したような、樹脂等のバッケージ
１内部に半導体素子２を収納して、半導体素子の端子３
とパッケージｌ外部をリードフレーム４等のり−ド４ａ
を用いて接続した半導体装置がある。
１内部に半導体素子２を収納して、半導体素子の端子３
とパッケージｌ外部をリードフレーム４等のり−ド４ａ
を用いて接続した半導体装置がある。
この半導体装置においては、該装置のパッケージｌ外部
に露出したリード４ａに電源電流や電気信号を流すと、
該電源電流や電気信号がリード４＆にワイヤ５で接続し
た半導体素子の端子３に伝わり、上記電源電流や電気信
号でパッケージｌ内部に収納した半導体素子２が作動す
る。
に露出したリード４ａに電源電流や電気信号を流すと、
該電源電流や電気信号がリード４＆にワイヤ５で接続し
た半導体素子の端子３に伝わり、上記電源電流や電気信
号でパッケージｌ内部に収納した半導体素子２が作動す
る。
［発明が解決しようとする問題点コ
ところで、上述従来の半導体装置のパッケージｌ内部に
収納した半導体素子２は、その多くが該素子の周囲表面
等に電源端子３ａとグランド端子３ｂの両方またはその
いずれか一方を複数持っている。
収納した半導体素子２は、その多くが該素子の周囲表面
等に電源端子３ａとグランド端子３ｂの両方またはその
いずれか一方を複数持っている。
しかしながら、そうした半導体素子２においても、従来
は、半導体素子２の複数の電源端子３ａやグランド端子
３ｂ毎に、半導体素子２周囲に複数の独立したり−ド４
ａを備えて、該半導体素子の複数の電源端子３ａやグラ
ンド端子３ｂとパッケージｌ外部を上記独立した複数の
り−ド４ａを用いてそれぞれ接続していた。
は、半導体素子２の複数の電源端子３ａやグランド端子
３ｂ毎に、半導体素子２周囲に複数の独立したり−ド４
ａを備えて、該半導体素子の複数の電源端子３ａやグラ
ンド端子３ｂとパッケージｌ外部を上記独立した複数の
り−ド４ａを用いてそれぞれ接続していた。
そのため、半導体素子２周囲に備える該素子の電源端子
３ａやグランド端子３ｂとパッケージｌ外部を接続する
り−ド４ａの本数が多くなって、その分、半導体素子２
周囲に備える該素子の入出力信号用等の他の端子３とパ
ッケージ１外部を接続するり−ド４ａの本数を増やすこ
とができずに、半導体装置の高集積化を円滑に行えなか
った。
３ａやグランド端子３ｂとパッケージｌ外部を接続する
り−ド４ａの本数が多くなって、その分、半導体素子２
周囲に備える該素子の入出力信号用等の他の端子３とパ
ッケージ１外部を接続するり−ド４ａの本数を増やすこ
とができずに、半導体装置の高集積化を円滑に行えなか
った。
本発明は、かかる問題点を解消するためになされたもの
で、その目的は、半導体素子２周囲に備える該素子の電
源端子３ａやグランド端子３ｂとパッケージｌ外部を接
続するリード４ａの本数を大幅に少なくして、高集積化
を容易に行える半導体装置を提供することにある。
で、その目的は、半導体素子２周囲に備える該素子の電
源端子３ａやグランド端子３ｂとパッケージｌ外部を接
続するリード４ａの本数を大幅に少なくして、高集積化
を容易に行える半導体装置を提供することにある。
［問題点を解決するための手段］
上記目的を達成するために、本発明の半導体装置は、第
１図および第２図と第４図および第５図にその構成例を
示したように、パッケージｌ内部に電源端子３ａとグラ
ンド端子３ｂの両方またはそのいずれか一方を複数持つ
半導体素子２を収納して、リード４ａを用いてパッケー
ジｌ内部の半導体素子の端子３とパッケージｌ外部を接
続した半導体装置において、上記半導体素子２周囲のリ
ード４ａの表面間を、半導体素子２周囲を囲むように、
絶縁性フィルム６で覆って、該絶縁性フィルム６上面に
、グランド回路パターン７と電源回路パターン８の両方
またはそのいずれか一方を備え、上記半導体素子２の複
数の電源端子３ａと該端子近くの絶縁性フィルム６上面
の上記電源回路パターン８および上記半導体素子２の複
数のグランド端子３ｂと該端子近くの絶縁性フィルム６
上面の上記グランド回路パターン７の両方またはそのい
ずれか一方をワイヤ５等で電気的に接続するとともに、
少数本の電源用のリード４ａと該リード近くの絶縁性フ
ィルム６上面の上記電源回路パターン８および少数本の
グランド用のリード４ａと該リード近くの絶縁性フィル
ム６上面の上記グランド回路パターン７の両方またはそ
のいずれか一方をワイヤ５等で電気的に接続したことを
特徴とする。
１図および第２図と第４図および第５図にその構成例を
示したように、パッケージｌ内部に電源端子３ａとグラ
ンド端子３ｂの両方またはそのいずれか一方を複数持つ
半導体素子２を収納して、リード４ａを用いてパッケー
ジｌ内部の半導体素子の端子３とパッケージｌ外部を接
続した半導体装置において、上記半導体素子２周囲のリ
ード４ａの表面間を、半導体素子２周囲を囲むように、
絶縁性フィルム６で覆って、該絶縁性フィルム６上面に
、グランド回路パターン７と電源回路パターン８の両方
またはそのいずれか一方を備え、上記半導体素子２の複
数の電源端子３ａと該端子近くの絶縁性フィルム６上面
の上記電源回路パターン８および上記半導体素子２の複
数のグランド端子３ｂと該端子近くの絶縁性フィルム６
上面の上記グランド回路パターン７の両方またはそのい
ずれか一方をワイヤ５等で電気的に接続するとともに、
少数本の電源用のリード４ａと該リード近くの絶縁性フ
ィルム６上面の上記電源回路パターン８および少数本の
グランド用のリード４ａと該リード近くの絶縁性フィル
ム６上面の上記グランド回路パターン７の両方またはそ
のいずれか一方をワイヤ５等で電気的に接続したことを
特徴とする。
本発明においては、絶縁性フィルム６上面に、電源回路
パターン８とグランド回路パターン７の両方またはその
いずれか一方を、絶縁材９を介して、幾層かに備えるか
、あるいは、絶縁性フィルム６上面に、電源回路パター
ン８とグランド回路パターン７の両方またはそのいずれ
か一方を、所定間隔ずつあけて幾重かに備えることが好
適である。
パターン８とグランド回路パターン７の両方またはその
いずれか一方を、絶縁材９を介して、幾層かに備えるか
、あるいは、絶縁性フィルム６上面に、電源回路パター
ン８とグランド回路パターン７の両方またはそのいずれ
か一方を、所定間隔ずつあけて幾重かに備えることが好
適である。
［作用］
本発明の半導体装置においては、半導体素子２の複数の
電源端子３ａやグランド端子３ｂと、リード４ａの表面
間を覆う絶縁性フィルム６上面の電源回路パターン８や
グランド回路パターン７をワイヤ５等で電気的に接続し
て、上記電源回路パターン８やグランド回路パターン７
を介して、パッケージｌ内部に収納した半導体素子２の
複数の電源端子３ａやグランド端子３ｂとパッケージｌ
外部を、上記電源回路パターン８やグランド回路パター
ン７とワイヤ５等で電気的に接続した少数本の電源用や
グランド用のリード４ａで接続するようにした。
電源端子３ａやグランド端子３ｂと、リード４ａの表面
間を覆う絶縁性フィルム６上面の電源回路パターン８や
グランド回路パターン７をワイヤ５等で電気的に接続し
て、上記電源回路パターン８やグランド回路パターン７
を介して、パッケージｌ内部に収納した半導体素子２の
複数の電源端子３ａやグランド端子３ｂとパッケージｌ
外部を、上記電源回路パターン８やグランド回路パター
ン７とワイヤ５等で電気的に接続した少数本の電源用や
グランド用のリード４ａで接続するようにした。
そのため、半導体素子２周囲に備える電源用やグランド
用のリード４ａの本数を少なく抑えて、その分、半導体
素子２周囲に備える該素子の入出力信号用等の他の端子
３とパッケージｌ外部を接続するリード４ａの本数を無
理なく増やして、半導体装置の高集積化を容易に行える
。
用のリード４ａの本数を少なく抑えて、その分、半導体
素子２周囲に備える該素子の入出力信号用等の他の端子
３とパッケージｌ外部を接続するリード４ａの本数を無
理なく増やして、半導体装置の高集積化を容易に行える
。
［実施例］
次に、本発明の実施例を図面に従い説明する。
第１図および第２図は本発明の半導体装置の好適な実施
例を示し、第１図は該装置の一部破断乎面図、第２図は
第１図の装置のＡ−Ａ断面図である。
例を示し、第１図は該装置の一部破断乎面図、第２図は
第１図の装置のＡ−Ａ断面図である。
以下、上記図中の実施例を説明する。
第１図等には、パッケージｌ内部に電源端子３１とグラ
ンド端子３ｂを複数持つ半導体素子２を収納し、リード
フレーム４のリード４ａを用いて、パッケージｌ内部の
半導体素子の端子３とパッケージｌ外部を接続した半導
体装置が示されている。
ンド端子３ｂを複数持つ半導体素子２を収納し、リード
フレーム４のリード４ａを用いて、パッケージｌ内部の
半導体素子の端子３とパッケージｌ外部を接続した半導
体装置が示されている。
この半導体装置のパッケージｌ内部の半導体素子２周囲
に放射状に備えたリードフレーム４のリード４ａの上面
間を、第３図に示したように、リード４ａの先端表面を
除いて、半導゛体素子２周囲を囲むように、方形枠体状
をしたポリイミド製等の絶縁性フィルム６で一体に覆う
。ここで、半導体素子２周囲のリード４ａの上面間を絶
縁性フィルム６で一体に覆うには、絶縁性フィルム６下
面に接着材層６ａを備えて、該接着剤層６ａを用いて、
絶縁性フィルム６下面を半導体素子周囲のリード４ａの
上面に接着する。そして、絶縁性フィルム６上面に、半
導体素子２周囲を囲むように、ループ状をした薄膜帯状
の金属製の幅広なグランド回路パターン７を一体に備え
る。またそれとともに、上記回路パターン７上に、ポリ
イミドフィルムまたはセラミック板等の絶縁材９を介し
て、半導体素子２周囲を囲むように、同じくループ状を
した金属製の輻狭な電源回路パターン８を、該回路パタ
ーン内側に上記グランド回路パターン７の一部上面を露
出させて、一体に積層する。
に放射状に備えたリードフレーム４のリード４ａの上面
間を、第３図に示したように、リード４ａの先端表面を
除いて、半導゛体素子２周囲を囲むように、方形枠体状
をしたポリイミド製等の絶縁性フィルム６で一体に覆う
。ここで、半導体素子２周囲のリード４ａの上面間を絶
縁性フィルム６で一体に覆うには、絶縁性フィルム６下
面に接着材層６ａを備えて、該接着剤層６ａを用いて、
絶縁性フィルム６下面を半導体素子周囲のリード４ａの
上面に接着する。そして、絶縁性フィルム６上面に、半
導体素子２周囲を囲むように、ループ状をした薄膜帯状
の金属製の幅広なグランド回路パターン７を一体に備え
る。またそれとともに、上記回路パターン７上に、ポリ
イミドフィルムまたはセラミック板等の絶縁材９を介し
て、半導体素子２周囲を囲むように、同じくループ状を
した金属製の輻狭な電源回路パターン８を、該回路パタ
ーン内側に上記グランド回路パターン７の一部上面を露
出させて、一体に積層する。
そして、パッケージ１内部に収納した半導体素子２の複
数の電源端子３ａを、該端子近くの上記絶縁性フィルム
６上面の電源回路パターン８に、ワイヤ５で電気的に接
続する。
数の電源端子３ａを、該端子近くの上記絶縁性フィルム
６上面の電源回路パターン８に、ワイヤ５で電気的に接
続する。
またそれとともに、パッケージｌ内部に収納した半導体
素子２の複数のグランド端子３ｂを、該端子近くの絶縁
性フィルム６上面の電源回路パターン８内側に露出した
グランド回路パターン７に、ワイヤ５で電気的に接続す
る。
素子２の複数のグランド端子３ｂを、該端子近くの絶縁
性フィルム６上面の電源回路パターン８内側に露出した
グランド回路パターン７に、ワイヤ５で電気的に接続す
る。
さらに、絶縁性フィルム６内方の電源電流を流す少数本
の電源用のリード４ａ先端と、該先端近くの絶縁性フィ
ルム６上面の電源回路パターン８を、ワイヤ５で電気的
に接続する。
の電源用のリード４ａ先端と、該先端近くの絶縁性フィ
ルム６上面の電源回路パターン８を、ワイヤ５で電気的
に接続する。
またそれとともに、絶縁性フィルム６内方の少数本のグ
ランド用のリード４ａ先端と、該先端近くの絶縁性フィ
ルム６上面のグランド回路パターン７を、ワイヤ５で電
気的に接続する。
ランド用のリード４ａ先端と、該先端近くの絶縁性フィ
ルム６上面のグランド回路パターン７を、ワイヤ５で電
気的に接続する。
また、パッケージ１内部に収納した半導体素子２の人出
力信号用等の他の端子３を、半導体素子２周囲の絶縁性
フィルム６内方のリード４ａ先端に、ワイヤ５で電気的
に接続する。
力信号用等の他の端子３を、半導体素子２周囲の絶縁性
フィルム６内方のリード４ａ先端に、ワイヤ５で電気的
に接続する。
第１図および第２図に示した半導体装置は以上の構成か
らなる。
らなる。
次に、その作用を説明する。パブケージ１外部に露出し
た複数のり−ド４ａに、電源電流や入出力用等の電気信
号を流す。すると、電源電流が、少数本の電源用のリー
ド４ａやグランド用のり−ド４ａ先端とワイヤ５で電気
的に接続した、パッケージｌ内部のリード４ａの上面間
を覆う絶縁性フィルム６上面の電源回路パターン８やグ
ランド回路パターン７、該回路パターン７．８とワイヤ
５で電気的に接続した半導体素子２の複数の電源端子３
ａやグランド端子３ｂに伝わる。またそれとともに、入
出力用等の電気信号が、その他の複数のり−ド４ａを通
して、該リード４ａ先端とワイヤ５で電気的に接続した
半導体素子２の人出力信号用等の複数の端子３に伝わる
。そして、上記電源電流や入出力用等の電気信号で、パ
ッケージ１内部に収納した半導体素子２が作動する。
た複数のり−ド４ａに、電源電流や入出力用等の電気信
号を流す。すると、電源電流が、少数本の電源用のリー
ド４ａやグランド用のり−ド４ａ先端とワイヤ５で電気
的に接続した、パッケージｌ内部のリード４ａの上面間
を覆う絶縁性フィルム６上面の電源回路パターン８やグ
ランド回路パターン７、該回路パターン７．８とワイヤ
５で電気的に接続した半導体素子２の複数の電源端子３
ａやグランド端子３ｂに伝わる。またそれとともに、入
出力用等の電気信号が、その他の複数のり−ド４ａを通
して、該リード４ａ先端とワイヤ５で電気的に接続した
半導体素子２の人出力信号用等の複数の端子３に伝わる
。そして、上記電源電流や入出力用等の電気信号で、パ
ッケージ１内部に収納した半導体素子２が作動する。
また、第４図および第５図は本発明の半導体装置、の他
の好適な実施例を示し、第４図は該装置の一部破断平面
図、第５図は第４図の装置のＢ−Ｂ断面図である。以下
、上記図中の実施例を説明する。図中におい′て、第１
図および第２図に示した半導体装置と同一部材には、同
一符号を付して、その説明を省略する。
の好適な実施例を示し、第４図は該装置の一部破断平面
図、第５図は第４図の装置のＢ−Ｂ断面図である。以下
、上記図中の実施例を説明する。図中におい′て、第１
図および第２図に示した半導体装置と同一部材には、同
一符号を付して、その説明を省略する。
パッケージｌ内部の半導体素子２周囲に放射状に備えた
リードフレーム４のリード４ａの上面間を一体に覆う方
形枠体状をした絶縁性フィルム６上面の内側と外側に、
ループ状をした薄膜帯状の金属製のグランド回路パター
ン７と電源回路パターン８を所定間隔あけて一体に備え
る。
リードフレーム４のリード４ａの上面間を一体に覆う方
形枠体状をした絶縁性フィルム６上面の内側と外側に、
ループ状をした薄膜帯状の金属製のグランド回路パター
ン７と電源回路パターン８を所定間隔あけて一体に備え
る。
そして、パッケージｌ内部に収納した半導体素子２の複
数の電源端子３ａと、該端子近くの上記絶縁性フィルム
６上面外側の電源回路パターン８を、ワイヤ５で電気的
に接続する。
数の電源端子３ａと、該端子近くの上記絶縁性フィルム
６上面外側の電源回路パターン８を、ワイヤ５で電気的
に接続する。
またそれとともに、パッケージｌ内部に収納した半導体
素子２の複数のグランド端子３ｂと、該端子近くの上記
絶縁性フィルム６上面内側のグランド回路パターン７を
、ワイヤ５で電気的に接続する。
素子２の複数のグランド端子３ｂと、該端子近くの上記
絶縁性フィルム６上面内側のグランド回路パターン７を
、ワイヤ５で電気的に接続する。
さらに、絶縁性フィルム６内方の少数本の電源用のリー
ド４ａ先端と、該先端近くの絶縁性フィルム６上面外側
の電源回路パターン８を、ワイヤ５で電気的に接続する
。
ド４ａ先端と、該先端近くの絶縁性フィルム６上面外側
の電源回路パターン８を、ワイヤ５で電気的に接続する
。
またそれとともに、絶縁性フィルム６内方の少数本のグ
ランド用のり−ド４ａ先端と、該先端近くの絶縁性フィ
ルム６上面内側のグランド回路パターン７を、ワイヤ５
で電気的に接続する。
ランド用のり−ド４ａ先端と、該先端近くの絶縁性フィ
ルム６上面内側のグランド回路パターン７を、ワイヤ５
で電気的に接続する。
第４図および第５図に示した半導体装置は以上の構成を
特徴とす名。その他は、既述の第１図および第２図に示
した半導体装置と同様である。
特徴とす名。その他は、既述の第１図および第２図に示
した半導体装置と同様である。
次に、その作用を説明する。パッケージｌ外部に露出し
たり−ド４ａに、電源電流や入出力用等の電気信号を流
す。すると、電源電流が、少数本の電源用やグランド用
のリード４ａ先端とワイヤ５で電気的に接続した、絶縁
性フィルム６上面の外側やその内側の電源回路パターン
８やグランド回路パターン７、該回路パターン７．８と
ワイヤ５で電気的に接続した半導体素子の複数の電源端
子３ａやグランド端子３ｂに伝わる。またそれとともに
、入出力用等の電気信号が、その他の複数本のリード４
ａを通して、該リード４ａ先端とワイヤ５で電気的に接
続した半導体素子の入出力信号用等の他の複数の端子３
に伝わる。そして、上記電源電流や入出力用等の電気信
号で、パッケージｌ内部に収納した半導体素子２が作動
する。
たり−ド４ａに、電源電流や入出力用等の電気信号を流
す。すると、電源電流が、少数本の電源用やグランド用
のリード４ａ先端とワイヤ５で電気的に接続した、絶縁
性フィルム６上面の外側やその内側の電源回路パターン
８やグランド回路パターン７、該回路パターン７．８と
ワイヤ５で電気的に接続した半導体素子の複数の電源端
子３ａやグランド端子３ｂに伝わる。またそれとともに
、入出力用等の電気信号が、その他の複数本のリード４
ａを通して、該リード４ａ先端とワイヤ５で電気的に接
続した半導体素子の入出力信号用等の他の複数の端子３
に伝わる。そして、上記電源電流や入出力用等の電気信
号で、パッケージｌ内部に収納した半導体素子２が作動
する。
なお、上述実施例において、パブケージｌ内部に収納し
た半導体素子２が、２種類以上の電位の異なる複数の電
源端子３λを持つ場合は、パッケージｌ内部のり−ド４
ａの上面間を一体に覆う絶縁性フィルム６上面の電源回
路パターン８上に、さらに第２、第３のループ状をした
電源回路パターン８を、絶縁材９を介して、積層したり
、あるいは、上記絶縁性フィルム６上面に、所定間隔ず
つあけて、さらに第２、第３のループ状をした電源回路
パターン８を幾重かに備えて、上記同電位の電源端子３
ａ毎に、該電源端子３ａと上記絶縁性フィルム６上面の
第１１第２、第３等の電源回路パターン８をワイヤ５で
それぞれ電気的に接続して、半導体装置を形成する必要
がある。
た半導体素子２が、２種類以上の電位の異なる複数の電
源端子３λを持つ場合は、パッケージｌ内部のり−ド４
ａの上面間を一体に覆う絶縁性フィルム６上面の電源回
路パターン８上に、さらに第２、第３のループ状をした
電源回路パターン８を、絶縁材９を介して、積層したり
、あるいは、上記絶縁性フィルム６上面に、所定間隔ず
つあけて、さらに第２、第３のループ状をした電源回路
パターン８を幾重かに備えて、上記同電位の電源端子３
ａ毎に、該電源端子３ａと上記絶縁性フィルム６上面の
第１１第２、第３等の電源回路パターン８をワイヤ５で
それぞれ電気的に接続して、半導体装置を形成する必要
がある。
また、絶縁性フィルム６下面を、熱圧着等により、半導
体素子２周囲のり−ド４ａの上面に一体に被着して、半
導体素子２周囲のり−ド４ａの上面間を絶縁性フィルム
６で一体に覆っても良い。
体素子２周囲のり−ド４ａの上面に一体に被着して、半
導体素子２周囲のり−ド４ａの上面間を絶縁性フィルム
６で一体に覆っても良い。
さらに、半導体素子２の電源端子３ａやグランド端子３
ｂが、半導体素子２周囲の電源用やグランド用のり−ド
４ａ近くにある場合は、第１図等に示したように、上記
電源端子３ａやグランド端子３ｂを該端子近くの電源用
やグランド用のり一ド４ａ先端にワイヤ５で電気的に接
続するとともに、同じ上記電源用やグランド用のり−ド
４ａ先端と、該先端近くの絶縁性フィルム６上面の電源
回路パターン８やグランド回路パターン７をワイヤ５で
電気的に接続して、半導体素子２の電源端子３ａやグラ
ンド端子３ｂと絶縁性フィルム６上面の電源回路パター
ン８やグランド回路パターン７を、リード４ａの一部を
介して、ワイヤ５で電気的に接続しても良い。
ｂが、半導体素子２周囲の電源用やグランド用のり−ド
４ａ近くにある場合は、第１図等に示したように、上記
電源端子３ａやグランド端子３ｂを該端子近くの電源用
やグランド用のり一ド４ａ先端にワイヤ５で電気的に接
続するとともに、同じ上記電源用やグランド用のり−ド
４ａ先端と、該先端近くの絶縁性フィルム６上面の電源
回路パターン８やグランド回路パターン７をワイヤ５で
電気的に接続して、半導体素子２の電源端子３ａやグラ
ンド端子３ｂと絶縁性フィルム６上面の電源回路パター
ン８やグランド回路パターン７を、リード４ａの一部を
介して、ワイヤ５で電気的に接続しても良い。
また、絶縁性フィルム６上面に備える電源回路パターン
８やグランド回路パターン７は、その中途部が途切れた
Ｌ字状等のものであっても良い。
８やグランド回路パターン７は、その中途部が途切れた
Ｌ字状等のものであっても良い。
さらに、場合によっては、絶縁性フィルム６上面に電源
回路パターン８またはグランド回路パターン７のいずれ
か一方のみを備えて、該電源回路パターン８と電源端子
３ａまたはグランド回路パターン７とグランド端子３ｂ
をワイヤ５で電気的に接続し、半導体素子の複数の電源
端子３ａまたはグランド端子３ｂのいずれか一方とパッ
ケージｌ外部を、上記電源回路パターン８またはグラン
ド回路パターン７を介して、少数本の電源用またはグラ
ンド用のリード４ａで電気的に接続するようにしても良
い。
回路パターン８またはグランド回路パターン７のいずれ
か一方のみを備えて、該電源回路パターン８と電源端子
３ａまたはグランド回路パターン７とグランド端子３ｂ
をワイヤ５で電気的に接続し、半導体素子の複数の電源
端子３ａまたはグランド端子３ｂのいずれか一方とパッ
ケージｌ外部を、上記電源回路パターン８またはグラン
ド回路パターン７を介して、少数本の電源用またはグラ
ンド用のリード４ａで電気的に接続するようにしても良
い。
また、半導体素子の電源端子３ａやグランド端子３ｂと
絶縁性フィルム６上面の電源回路パターン８やグランド
回路パターン７、該両回路パターン７．８とリード４ａ
、半導体素子の端子３とリード４ａを、絶縁性フィルム
上に金属製の接続用回路パターンを形成したいわゆるＴ
ＡＢ等を用いて電気的に接続しても良い。
絶縁性フィルム６上面の電源回路パターン８やグランド
回路パターン７、該両回路パターン７．８とリード４ａ
、半導体素子の端子３とリード４ａを、絶縁性フィルム
上に金属製の接続用回路パターンを形成したいわゆるＴ
ＡＢ等を用いて電気的に接続しても良い。
さらに、本発明の半導体装置は、パッケージ用絶縁基体
を形成済みのプリモールドパッケージを用いて形成する
半導体装置や、パッケージｌにセラミックを用いた半導
体装置や、リード４ｉに最初から独立した棒状リードを
用いた半導体装置や、電源端子３ａまたはグランド端子
３ｂのいずれか一方のみを複数持つ半導体素子を収納し
た半導体装置にも利用可能であることは言うまでもない
。
を形成済みのプリモールドパッケージを用いて形成する
半導体装置や、パッケージｌにセラミックを用いた半導
体装置や、リード４ｉに最初から独立した棒状リードを
用いた半導体装置や、電源端子３ａまたはグランド端子
３ｂのいずれか一方のみを複数持つ半導体素子を収納し
た半導体装置にも利用可能であることは言うまでもない
。
［発明の効果］
以上説明したように、本発明の半導体装置においては、
パッケージ内部に収納した半導体素子の複数の電源端子
やグランド端子を、半導体素子周囲のリードの表面間を
一体に覆う絶縁性フィルム上面の電源回路パターンやグ
ランド回路パターンに、ワイヤ等で電気的に接続すると
ともに、上記絶縁性フィルム上面の電源回路パターンや
グランド回路パターンと電源用やグランド用の少数本の
リードを、ワイヤ等で電気的に接続して、パッケージ内
部に収納した半導体素子の複数の電源端子やグランド端
子とパッケージ外部を、上記絶縁性フィルム上面の電源
回路パターンやグランド回路パターンを介して、電源用
やグランド用の少数本のリードで接続するようにした。
パッケージ内部に収納した半導体素子の複数の電源端子
やグランド端子を、半導体素子周囲のリードの表面間を
一体に覆う絶縁性フィルム上面の電源回路パターンやグ
ランド回路パターンに、ワイヤ等で電気的に接続すると
ともに、上記絶縁性フィルム上面の電源回路パターンや
グランド回路パターンと電源用やグランド用の少数本の
リードを、ワイヤ等で電気的に接続して、パッケージ内
部に収納した半導体素子の複数の電源端子やグランド端
子とパッケージ外部を、上記絶縁性フィルム上面の電源
回路パターンやグランド回路パターンを介して、電源用
やグランド用の少数本のリードで接続するようにした。
従って、パッケージ内部に収納した半導体素子の複数の
電源端子やグランド端子とパッケージ外部を接続する、
半導体素子周囲に備える電源用やグランド用のリードの
本数を、従来の半導体装置に比べて、大幅に減少させる
ことができる。
電源端子やグランド端子とパッケージ外部を接続する、
半導体素子周囲に備える電源用やグランド用のリードの
本数を、従来の半導体装置に比べて、大幅に減少させる
ことができる。
そのため、その分、パッケージ内部に収納した半導体素
子の入出力信号用等の他の端子とパッケージ外部を接続
する半導体素子周囲のリードの本数を無理なく増やして
、半導体装置の高集積化を容易に行える。
子の入出力信号用等の他の端子とパッケージ外部を接続
する半導体素子周囲のリードの本数を無理なく増やして
、半導体装置の高集積化を容易に行える。
また、本発明の半導体装置においては、半導体素子周囲
のリードの表面間を半導体素子周囲を囲むように覆う絶
縁性フィルム上面に、電源回路パターンやグランド回路
パターンを備えるようにした。
のリードの表面間を半導体素子周囲を囲むように覆う絶
縁性フィルム上面に、電源回路パターンやグランド回路
パターンを備えるようにした。
従って、パッケージ内部に収納した半導体素子の電源端
子やグランド端子の数やその配列位置が種々光なっても
、該電源端子やグランド端子を、その数や配列位置に関
係なく、該端子近くの絶縁性フィルム上面の電源回路パ
ターンやグランド回路パターンに、ワイヤ等で電気的に
接続して、各種半導体素子を収納した半導体装置を自在
に形成できる。
子やグランド端子の数やその配列位置が種々光なっても
、該電源端子やグランド端子を、その数や配列位置に関
係なく、該端子近くの絶縁性フィルム上面の電源回路パ
ターンやグランド回路パターンに、ワイヤ等で電気的に
接続して、各種半導体素子を収納した半導体装置を自在
に形成できる。
第１図は本発明の半導体装置の一部破断乎面図、第２図
は第１図の装置のＡ−Ａ断面図、第３図は第１図の装置
の形成状態平面図、第４図は本発明の他の半導体装置の
一部破断乎面図、第５図は第４図の装置のＢ−Ｂ断面図
、第６図は従来の半導体装置の断面図である。 １・・パッケージ、 ２・・半導体素子、３・・端子
、 ３ａ・・電源端子、 ３ｂ・・グランド端子、 ４ａ・・リード、５・・
ワイヤ、 ６・・絶縁性フィルム、７・・グランド
回路パターン、 ８・・電源回路パターン、 ９・・絶縁材。 第１図 ４ａ ３端子 第２図 ６絶縁性フイルム 第３図 第４図 第５図 第６図 ａ ４
は第１図の装置のＡ−Ａ断面図、第３図は第１図の装置
の形成状態平面図、第４図は本発明の他の半導体装置の
一部破断乎面図、第５図は第４図の装置のＢ−Ｂ断面図
、第６図は従来の半導体装置の断面図である。 １・・パッケージ、 ２・・半導体素子、３・・端子
、 ３ａ・・電源端子、 ３ｂ・・グランド端子、 ４ａ・・リード、５・・
ワイヤ、 ６・・絶縁性フィルム、７・・グランド
回路パターン、 ８・・電源回路パターン、 ９・・絶縁材。 第１図 ４ａ ３端子 第２図 ６絶縁性フイルム 第３図 第４図 第５図 第６図 ａ ４
Claims (1)
- 【特許請求の範囲】 １、パッケージ内部に電源端子とグランド端子の両方ま
たはそのいずれか一方を複数持つ半導体素子を収納して
、リードを用いてパッケージ内部の半導体素子の端子と
パッケージ外部を接続した半導体装置において、上記半
導体素子周囲のリードの表面間を、半導体素子周囲を囲
むように、絶縁性フィルムで覆って、該絶縁性フィルム
上面に、グランド回路パターンと電源回路パターンの両
方またはそのいずれか一方を備え、上記半導体素子の複
数の電源端子と該端子近くの絶縁性フィルム上面の上記
電源回路パターンおよび上記半導体素子の複数のグラン
ド端子と該端子近くの絶縁性フィルム上面の上記グラン
ド回路パターンの両方またはそのいずれか一方をワイヤ
等で電気的に接続するとともに、少数本の電源用のリー
ドと該リード近くの絶縁性フィルム上面の上記電源回路
パターンおよび少数本のグランド用のリードと該リード
近くの絶縁性フィルム上面の上記グランド回路パターン
の両方またはそのいずれか一方をワイヤ等で電気的に接
続したことを特徴とする半導体装置。 ２、絶縁性フィルム上面に、電源回路パターンとグラン
ド回路パターンの両方またはそのいずれか一方を、絶縁
材を介して、幾層かに備えた特許請求の範囲第１項記載
の半導体装置。 ３、絶縁性フィルム上面に、電源回路パターンとグラン
ド回路パターンの両方またはそのいずれか一方を、所定
間隔ずつあけて幾重かに備えた特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26340987A JP2587805B2 (ja) | 1987-10-19 | 1987-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26340987A JP2587805B2 (ja) | 1987-10-19 | 1987-10-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106436A true JPH01106436A (ja) | 1989-04-24 |
| JP2587805B2 JP2587805B2 (ja) | 1997-03-05 |
Family
ID=17389098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26340987A Expired - Lifetime JP2587805B2 (ja) | 1987-10-19 | 1987-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587805B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132064A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electron Corp | リードフレーム |
| JPH0661411A (ja) * | 1992-08-04 | 1994-03-04 | Nec Kyushu Ltd | 半導体装置用リードフレーム |
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| WO1996008841A1 (en) * | 1994-09-16 | 1996-03-21 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996007198A3 (en) * | 1994-08-23 | 1996-10-24 | Nat Semiconductor Corp | A lead frame having layered conductive planes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298630A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Vlsi Eng Corp | 半導体装置 |
| JPS62216240A (ja) * | 1986-03-17 | 1987-09-22 | Nec Ic Microcomput Syst Ltd | 集積回路パツケ−ジ |
-
1987
- 1987-10-19 JP JP26340987A patent/JP2587805B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298630A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Vlsi Eng Corp | 半導体装置 |
| JPS62216240A (ja) * | 1986-03-17 | 1987-09-22 | Nec Ic Microcomput Syst Ltd | 集積回路パツケ−ジ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132064A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electron Corp | リードフレーム |
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| JPH0661411A (ja) * | 1992-08-04 | 1994-03-04 | Nec Kyushu Ltd | 半導体装置用リードフレーム |
| WO1996007198A3 (en) * | 1994-08-23 | 1996-10-24 | Nat Semiconductor Corp | A lead frame having layered conductive planes |
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| US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2587805B2 (ja) | 1997-03-05 |
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