JPH01261837A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH01261837A
JPH01261837A JP63089992A JP8999288A JPH01261837A JP H01261837 A JPH01261837 A JP H01261837A JP 63089992 A JP63089992 A JP 63089992A JP 8999288 A JP8999288 A JP 8999288A JP H01261837 A JPH01261837 A JP H01261837A
Authority
JP
Japan
Prior art keywords
bonding
bonding pads
case
semiconductor chip
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63089992A
Other languages
English (en)
Inventor
Akio Harasawa
原澤　昭夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63089992A priority Critical patent/JPH01261837A/ja
Publication of JPH01261837A publication Critical patent/JPH01261837A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
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    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関する。
［従来の技術］ 従来、この種の半導体集積回路においては、第２図に示
すように複数の端子２，２・・・をもつパッケージケー
ス１のケース内リード３，３にボンディングワイヤ６を
介して接続させる半導体チップ４上のボンディングパッ
ド５は方形に配列されていた。
［発明が解決しようとする課題］ 上述した従来の半導体チップ４上のポンディングパッド
５の配置によると、各々のボンディングパッド５に接続
されるボンディングワイヤ６の長さが、それら各々のポ
ンディングパッド５が方形の辺上のどの位置に存在する
かにより異なるので、全ての入力端子から半導体チップ
４のポンディングパッド５に至る経路の信号伝達特性は
均一ではなかった。
特に、この入力端子からポンディングパッド５に至る経
路で、その途中に長いホンディングワイヤ６を持つもの
は、長いボンディングワイヤ６の有するインダクタンス
のために、短いボンディングワイヤ６の持つそれに比較
して、高い周波数成分を有する入力信号用どしては、不
適当であった。
本発明の目的は前記課題を解決した半導体集積回路を提
供することにある。
［課題を解決するための手段］ 上記目的を達成するため、本発明の半導体集積回路にお
いては、半導体チップ上に、同心円上に配置されたポン
ディングパッドを有するものである。
［実施例］ 以下、本発明の一実施例を図により説明する。
第１図において、１は外縁に複数の端子２゜２・・・を
有し、ケース内リード３，３・・・を同一円周上に配列
したマイクロストリップライン構造のパッケージケース
である。
本発明はパッケージケース１に搭載される半導体チップ
４の外形形状をへ角形とし、そのポンディングパッド５
，５・・・を同一円周上に配列したものである。該ボン
ディングパッド５，５・・・はボンディングワイヤ６を
介してパッケージケース１のケース内リード３，３・・
・に電気的に接続される。
第１図について、各入力端子からケース内り一ド３への
経路の形状及び長さは均一ではないが、これらの経路は
いずれもマイクロストリップライン構造であるがゆえ全
ての入力端子からケース内リードに至る経路の信号伝達
特性は均一である。
一方、正八角形にカットされた半導体チップ４上に同心
円状に配置されたポンディングパッド５とケース１上に
同心円状に配置されたケース内り一ド３との間は最短か
つ均−長のボンディングワイヤ６で接続されることとな
り、結果としていずれの入力端子からポンディングパッ
ド５に至る経路も均一な信号伝達特性を有し、かつそれ
らの経路中に存在するインダクタンス成分を最小限にお
さえることができる。
第３図及び第４図は第１図の例で用いた信号入力経路と
してマイクロストリップライン構造を持つケース１の説
明図である。接地板と信号線８によって構成されたマイ
クロストリップラインに対し、信号入力用端子９より給
電し、信号線８に接続されたケース内リード３とボンデ
ィングパッド５の間はホンディングワイヤ６で接続され
ている。
マイクロストリップライン°の特性インピーダンスと同
一値を有する終端抵抗１１は、理想的には第３図に示す
ように前記ケース内リード３と同一の点で接地１２に接
続されることが望ましいが、実構造上困難であるため、
第４図に示すように折り返されたマイクロストリップラ
インの先端の終端抵抗用端子９を介して接地１２に接続
される。１０は終端抵抗用素子である。これらの構造を
採ることにより全ての入力端子からケース内リード３に
至る経路の信号伝達特性を近似的に均一とすることがで
きる。
［発明の効果］ 以上説明したように本発明は半導体チップ上に同心円状
にポンディングパッドを配置し、さらに前述の半導体チ
ップの形状を正八角形とすることやケース内リードを同
心円上に配置すること、あるいはパッケージケースとし
て入力信号経路にマイクロストリップライン構造を有す
るフラットパッケージを使用することなどを組合せるこ
とにより、入力端子から入力ボンディングパッドに至る
経路のインダクタンスを最小におさえ、インピーダンス
整合をとり、特に高い周波数成分を含む入力信号に関し
て使用する入力端子の選定に制約を受けることがないよ
うにできる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は従来例を
示す図、第３図及び第４図は入力端子系にマイクロスト
リップライン構造を有するパッケージケースを示す図で
おる。 １・・・パッケージケース　２・・・端子３・・・ケー
ス内リード　　４・・・半導体チップ５・・・ポンディ
ングパッド ６・・・ボンディングワイヤ ８・・・信号線　　　　　　９・・・信号入力用端子１
０・・・終端抵抗用端子　　１１・・・終端抵抗１２・
・・接地 特許出願人　日′本電気株式会社 ？ 第２図 第４図

Claims (1)

    【特許請求の範囲】
  1. １、半導体チップ上に、同心円上に配置されたボンディ
    ングパッドを有することを特徴とする半導体集積回路。
JP63089992A 1988-04-12 1988-04-12 半導体集積回路 Pending JPH01261837A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63089992A JPH01261837A (ja) 1988-04-12 1988-04-12 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63089992A JPH01261837A (ja) 1988-04-12 1988-04-12 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH01261837A true JPH01261837A (ja) 1989-10-18

Family

ID=13986117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63089992A Pending JPH01261837A (ja) 1988-04-12 1988-04-12 半導体集積回路

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JP (1) JPH01261837A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357935U (ja) * 1989-10-09 1991-06-05
JP2004349631A (ja) * 2003-05-26 2004-12-09 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2015092635A (ja) * 2015-02-05 2015-05-14 大日本印刷株式会社 半導体装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357935U (ja) * 1989-10-09 1991-06-05
JP2004349631A (ja) * 2003-05-26 2004-12-09 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
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