JPH01107548A - 半導体装置 - Google Patents

半導体装置

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JPH01107548A
JPH01107548A JP62264679A JP26467987A JPH01107548A JP H01107548 A JPH01107548 A JP H01107548A JP 62264679 A JP62264679 A JP 62264679A JP 26467987 A JP26467987 A JP 26467987A JP H01107548 A JPH01107548 A JP H01107548A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、異なる種類のバッ
ケ７ジへの対応が可能な半導体チップ゛に適用して有効
な技術に関するものである。
〔従来技術〕
従来、ダイナミックＲＡＭ　（Ｒａｎｄｏｓ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）のパッケージは、２５６にビット
のダイナミックＲＡＭまではデュアル・インライン型パ
ッケージ（ＤＩＰ型パッケージ）が主流であったが。
１Ｍビット以上のダイナミックＲＡＭでは、リードを内
側に５字状に曲げたスモールアウトライン型パッケージ
（ＳＯＪ型パッケージ）やジグザグ・インライン型パッ
ケージ（ＺＩＰ型パッケージ）などのＤＩＰ型パッケー
ジ以外のパッケージに対する要望も高まってきつつある
。
なお、本発明に関連する先行技術文献としては。
特原昭６０−５８４０７号が挙げられる。
〔発明が解決しようとする問題点〕
しかしながら１本発明者の検討によれば、ダイナミック
ＲＡＭの大容量化に伴い半導体チップのチップサイズが
増大するため、同一の半導体チップで多種類のパッケー
ジに対応することが困難であるという問題があった。
本発明の目的は、同一の半導体チップで異なる種類のパ
ッケージに対応可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、ジグザグ・インライン型パッケージと異なる
種類のパッケージに対応可能にボンディングパッドが半
導体チップに配置されている。
〔作用〕
上記した手段によれば、パッケージの種類に応じて使用
するボンディングパッドを選ぶことによす、同一の半導
体チップで異なる種類のパッケージに対応可能である。
〔実施例］ 以下、本発明の実施例を図面を用いて具体的に説明する
。
なお、実施例を説明するための企図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
夾ｌ旌上 第１図は、本発明の実施例ＩによるＺＩＰ型パッケージ
の内部構造を示す側面図であり、第２図は、第１図に示
すＺＩＰ型パッケージにおけるリードの形状を示す側面
図であり、第３図は、第１図に示すＺＩＰ型パッケージ
の外観を示す側面図であり、第４図は、第３図に示すＺ
ＩＰ型パッケージの底面図であり、第５図は、第３図の
Ａ−Ａ線に沿っての断面図である。
第１図〜第５図に示すように、実施例ＩによるＺＩＰ型
パッケージにおいては、例えば４Ｍビット（例えば４Ｍ
×１ビット構成）のダイナミックＲＡＭを構成する例え
ばシリコンチップのような半導体チップ１が樹脂２によ
り封止されている。
なお、このＺＩＰ型パッケージのパッケージサイズは例
えば３５０ｍ１ｌである。符号Ｌ１〜Ｌ２゜はリードで
あって、この場合は２０本ある。すなわち、この実施例
■によるＺＩＰ型パッケージは２０ピンである（ただし
、後述のように実際に使用されているピンは１８本であ
る）、これらのリードＬ、〜Ｌ２゜は、タブレスリード
フレームを用いて形成されたものである。これらのリー
ドＬ１〜Ｌ２゜のうちリードＬ、、Ｌユｌ＊Ｌｉｍは、
前記半導体チップ１の下側を通って引き回されている。
すなわち、半導体チップ１の下側の領域もリードＬ４、
Ｌ　１１、Ｌ　１Ｈの引き回しのために用いられている
。
これによって、この分だけパッケージサイズの縮小を図
ることができる。また、符号３は、前記半導体チップ１
を支持するための支持板である。この支持板３により前
記半導体チップ１の大部分が支持されているが、部分的
には前記リードＬ４、ＬｌいＬ１□により支持されてい
る。すなわち、前起生導体チップ１は、前記支持板３及
び前記リードＬ４．Ｌ□１−Ｌｌｚにより支持されてい
る。なお、この場合、半導体チップ１は、例えばポリイ
ミド樹脂のシート４（第５図）を介して前記支持板３及
び前記シートＬ４．Ｌ工いＬｌ、上に載置されており、
これによってこの支持板３とリードＬ４゜Ｌｌｌ、Ｌｉ
２との間の電気的絶縁及びこれらのリードＬ　４−　Ｌ
　Ｌ　ｉ　−Ｌ　ｉ　２間の電気的絶縁を図ることがで
きる。
第１図に示すように、前記半導体チップ１には。
例えば４個のメモリセルアレイＭ−ＡＲＹ、Ｘデコーダ
Ｘ−ＤＣＲ，ＹデコーダＹ−ＤＣＲ、ワード線ドライバ
Ｗ−ＤＲＶ、周辺回路ＰＣ等が設けられている。なお、
前記メモリセルアレイＭ−ＡＲＹは１例えばそれぞれ２
５６にビットの４個の区画に分割されている。また、こ
の半導体チップ１の短辺側の端部には、ボンディングパ
ッドＰ０〜Ｐ３Ｍが設けられている。そして、これらの
ボンディングパッドＰ１〜Ｐ１．のうち、ボンディング
パッドＰ□〜ｐ３．ｐいＰ、〜ＰＬ３、Ｐ２゜〜Ｐ、。
と前記リードＬ工〜Ｌ１、Ｌ１□〜Ｌ２゜とがワイヤー
Ｗによりボンディングされている。このことかられかる
ように、半導体チップ１には、実際には用いられていな
いボンディングパッドｐ４．　ｐ、〜Ｐ１、Ｐ１４〜Ｐ
１１、Ｐ３１〜Ｐ３．が設けられている。これらは、Ｚ
ＩＰ型パッケージの代わりにＳＯＪ型パッケージやＤＩ
Ｐ型パッケージを用いる場合に使用されるボンディング
パッドである。このように。
ＺＩＰ型パッケージと異なる種類のパッケージに対応可
能に半導体チップ１にボンディングパッドＰ１〜Ｐ３ｇ
が設けられているので、同一の半導体チップ１でＺＩＰ
型パッケージ以外のパッケージに対応することができる
。すなわち、ＺＩＰ型パッケージ以外のパッケージを使
用する要求が生じた場合に、半導体チップ１の設計をし
直すことなく、使用するパッケージを変更するだけでそ
の要求を満足することができる。
前記リード（ビン）Ｌ１〜Ｌ２゜の機能は第１図に示す
とおりである。ここで、ＡＯ〜ＡＩＯはアドレス信号、
Ｖｃｃは電源電位、Ｖｓｓは接地電位、ＣＡＳはカラム
・アドレス・ストローブ信号、Ｒライト・イネーブル信
号、Ｄ　ｏｕｔは≠−タ出力、Ｄｉｎはデータ入力であ
る。なお、リードＬ、、Ｌ。
。は実際には使用されていないリードであり、これらは
ＮＣで表されている。また、ＶｃｃのリードＬ工、とボ
ンディングパッドＰ。、Ｐ２３とは２本のワイヤーＷに
よりボンディングされ、また、ＶｓｓのリードＬ４とボ
ンディングパッドＰ１２、Ｐｌ、とは２本のワイヤーＷ
によりボンディングされているが、これは電源インピー
ダンスの低減を図るためである。
ス】１１１ 第６図は、本発明の実施例■によるＳＯＪ型パッケージ
の内部構造を示す平面図であり、第７図は、第６図に示
すＳＯＪ型パッケージの外観を示す平面図であり、第８
図は、第７図に示すＳＯＪ型パッケージの側面図であり
、第９図は、第７図に示すＳＯＪ型パッケージのＢ−Ｂ
線に沿っての断面図である。
第６図〜第９図に示すように、実施例■によるＳＯＪ型
パッケージにおいては、実施例Ｉと同様な半導体チップ
１が樹脂２により封止されている。
なお、このＳＯＪ型パッケージのパッケージサイズは例
えば３５０ｍ１ｌである。リードＬ１〜Ｌ２゜は、実施
例■と異なり、タブ有りのリードフレームを用いて形成
されたものであり、前記半導体チップ１はこれとほぼ同
一形状のタブＴＡＢのみによって支持されている。なお
、このように前記半導体チップエがタブＴＡＢのみによ
って支持されているため、実施例■におけるように電気
的絶縁のためのポリイミド樹脂シート４を介さずに直接
前記タブＴＡＢ上に半導体チップ１が設けられている。
また、この実施例■においては、前記半導体チップ１に
設けられているボンディングパッドＰ１〜Ｐ３．のうち
実際に使用されているのは、ボンディングパッドＰ□〜
Ｐ３、Ｐｌ、ｐｌ、、ｐｌ、、ｐ、、〜Ｐｚｓｏ　Ｐｓ
１〜Ｐ１．である、そして、これらのボンディングパッ
ドＰ１〜Ｐ、、ｐｓ、　ｐｌ、、ｐｌ、、　ｐＬ、＃Ｐ
ｚ、、Ｐｌ、〜Ｐ３．とリードＬ１〜Ｌ３、Ｌ、〜Ｌ１
いり１．〜Ｌ、。とがワイヤーＷによりボンディングさ
れている。なお、この実施例■においては、リードＬい
Ｌ　１７は使用されていない。
上述のことかられかるように、この実施例■によれば、
半導体チップ１に設けられているボンディングパッドＰ
、〜Ｐ、、のうち、ＳＯＪ型パッケージ用にあらかじめ
用意されているものを用いることにより、半導体チップ
１の設計をし直す日となく、この半導体チップ１を組み
込んだＳ　ＯＪ、型パッケージを容易に得ることができ
る。
叉差五ｌ 第１０図は、本発明の実施例■によるＤＩＰ型パッケー
ジの内部構造を示す平面図であり、第１１図は、第１０
図に示すＤＩＰ型パッケージにおけるリードを示す平面
図であり、第１２図は、第１０図に示すＤＩＰ型パッケ
ージの外観を示す平面図であり、第１３図は、第１２図
に示すＤＩＰ型パッケージの側面図であり、第１４図は
、第１２図に示すＤＩＰ型パッケージのＣ−Ｃ線に沿っ
ての断面図である。
第１０図〜第１４図に示すように、実施例ｍによるＤＩ
Ｐ型パッケージにおいては、実施例■と同様な半導体チ
ップ１が樹脂２により封止されている。なお、このＤＩ
Ｐ型パッケージのサイズは例えば８００＋＋＋ｉｌであ
る。リードＬ１〜Ｌ１−は、実施例１と同様に、タブレ
スリードフレームを用いて形成されたものである。この
実施例■においては、実施例！、■のように支持板８又
はタブＴＡＢは設けられておらず、半導体チップ１はシ
ート４を介してリードＬ８〜Ｌ、、　Ｌ、□〜Ｌ　１　
？によって支持されている。そして、半導体チップ１の
下側の領域全体がリードＬ１〜Ｌｉ、の引き回しのため
に用いられている。これによって、パッケージサイズの
縮小を図ることができる。また、この実施例■において
は、前記半導体チップ１に設けられているボンディング
パッドＰ１〜Ｐｏのうち実際に使用されているのは、ボ
ンディングパッドＰ５〜Ｐｔｓ、ｐ、、〜Ｐｊ！である
。そして、これらのボンディングパッドＰ　ｓ　”’　
Ｐ　ｔｓ　、Ｐ　ｓ＊〜ｐａｎとり一ドＬ１〜Ｌ１．と
がワイヤーＷによりボンディングされている。
なお、この実施例■においては、半導体チップ１に形成
するアルミニウム配線をマスタースライス方式で変更す
ることにより、ボンディングパッドＰ９、Ｐ　ｔｓ　＊
　Ｐ　＊＊　〜Ｐ　＊＊の機能を実施例１．１１と変え
る必要がある。
上述のことかられかるように、この実施例■によれば、
半導体チップ１に設けられているボンディングパッドＰ
、〜Ｐ３ｓのうち、ＤＩＰ型パッケージ用にあらかじめ
用意されているものを用いることにより、アルミニウム
配線の変更を除いて半導体チップ１の設計をし直すこと
なく、この半導体チップ１を組み込んだＤＩＰ型パッケ
ージを容易に得ることができる。
以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、リードＬ１〜Ｌ８゜の形状は必要に応じて変更
可能である。また、半導体チップｌによす構成される４
ＭビットのダイナミックＲＡＭは例えば４Ｍ×１ビット
構成とすることも可能である。
さらに、本発明は、例えばスタチックＲＡＭのようなダ
イナミックＲＡＭ以外の半導体集積回路装置に適用する
ことが可能であることは勿論、ＺＩＰ型パッケージと異
なる種類のパッケージとしては上述のＳＯＪ型パッケー
ジ及びＤＩＰ型パッケージ以外のパッケージを用いるこ
とも可能である。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、同一の半導体チップで異なる種類のパッケー
ジに対応可能である。
【図面の簡単な説明】
第１図は１本発明の実施例■によるＺＩＰ型パッケージ
の内部構造を示す側面図。 第２図は、第１図に示すＺＩＰ型パッケージにおけるリ
ードの形状を示す側面図、 第３図は、第１図に示すＺＩＰ型パッケージの外観を示
す側面図。 第４図は、第３図に示すＺＩＰ型パッケージの底面図、 第５図は、第３図のＡ−Ａ線に沿っての断面図。 第６図は１本発明の実施例■によるＳＯＪ型パッケージ
の内部構造を示す平面図。 第７図は、第６図に示すＳＯＪ型パッケージの外観を示
す平面図。 第８図は、第７図に示すＳＯＪ型パッケージの側面図。 第９図は、第７図に示すＳＯＪ型パッケージのＢ−Ｂ線
に沿っての断面図。 第１０図は、本発明の実施例■によるＤＩＰ型パッケー
ジの内部構造を示す平面図、 第１１図は、第１０図に示すＤＩＰ型パッケージにおけ
るリードを示す平面図、 第１２図は、第１０図に示すＤＩＰ型パッケージの外観
を示す平面図。 第１３図は、第１２図に示すＤＩＰ型パッケージの側面
図。 第１４図は、第１２図に示すＤＩＰ型パッケージのＣ−
Ｃ線に沿っての断面図である。 図中、１・・・半導体チップ、２・・・樹脂、３・・・
支持板、４・・・シート、Ｌ、〜Ｌ２゜・・・リード、
Ｐ工〜ｐ、　３゜・・・ボンディングパッド、Ｍ−ＡＲ
Ｙ・・・メモリセルアレイである。

Claims (1)

  1. 【特許請求の範囲】 １、ジグザグ・インライン型パッケージに半導体チップ
    が組み込まれている半導体装置であって、前記ジグザグ
    ・インライン型パッケージと異なる種類のパッケージに
    対応可能にボンディングパッドが前記半導体チップに配
    置されていることを特徴とする半導体装置。 ２、前記ジグザグ・インライン型パッケージがタブレス
    リードフレームを用いて構成されていることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。 ３、前記ジグザグ・インライン型パッケージと異なる種
    類のパッケージがスモールアウトライン型パッケージで
    あることを特徴とする特許請求の範囲第１項記載の半導
    体装置。 ４、前記スモールアウトライン型パッケージがタブ有り
    リードフレームを用いて構成されていることを特徴とす
    る特許請求の範囲第３項記載の半導体装置。 ５、前記ジグザグ・インライン型パッケージと異なる種
    類のパッケージがデュアル・インライン型パッケージで
    あることを特徴とする特許請求の範囲第１項記載の半導
    体装置。 ６、前記デュアル・インライン型パッケージがタブレス
    リードフレームを用いて構成されていることを特徴とす
    る特許請求の範囲第５項記載の半導体装置。 ７、前記半導体装置が樹脂封止型の半導体装置であるこ
    とを特徴とする特許請求の範囲第１項〜第６項のいずれ
    か一項記載の半導体装置。 ８、前記半導体チップによりダイナミックＲＡＭが構成
    されていることを特徴とする特許請求の範囲第１項〜第
    ７項のいずれか一項記載の半導体装置。 ９、前記ダイナミックＲＡＭが４Ｍビットのダイナミッ
    クＲＡＭであることを特徴とする特許請求の範囲第８項
    記載の半導体装置。
JP62264679A 1987-10-20 1987-10-20 半導体装置 Expired - Lifetime JP2763004B2 (ja)

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JP62264679A JP2763004B2 (ja) 1987-10-20 1987-10-20 半導体装置
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KR1019880013310A KR970006529B1 (ko) 1987-10-20 1988-10-12 반도체 장치
US07/674,969 US5287000A (en) 1987-10-20 1991-03-26 Resin-encapsulated semiconductor memory device useful for single in-line packages

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JP62264679A JP2763004B2 (ja) 1987-10-20 1987-10-20 半導体装置

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