JPS6098652A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6098652A JPS6098652A JP58206968A JP20696883A JPS6098652A JP S6098652 A JPS6098652 A JP S6098652A JP 58206968 A JP58206968 A JP 58206968A JP 20696883 A JP20696883 A JP 20696883A JP S6098652 A JPS6098652 A JP S6098652A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- bonding
- pads
- package
- same signal
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一の半導体チップを異なるパッケージに
アセン7りする際、より効果的に、かつ、11)単にワ
イヤボンティングすることができるようにした半導体装
置に関するものである。
アセン7りする際、より効果的に、かつ、11)単にワ
イヤボンティングすることができるようにした半導体装
置に関するものである。
従来のI) I Lパッケージの場合、第1図に示すよ
うに、半導体ヂンプ1の中にある信將バッド(ボンディ
ング用バッド)2と、フレーム3の信号を入力したり、
出力したりする(S 神人出力部4とを、ワイヤボンド
5でf#:[し、半導体チンブ1の信号を外部に取り出
したり取り入れたりしている。
うに、半導体ヂンプ1の中にある信將バッド(ボンディ
ング用バッド)2と、フレーム3の信号を入力したり、
出力したりする(S 神人出力部4とを、ワイヤボンド
5でf#:[し、半導体チンブ1の信号を外部に取り出
したり取り入れたりしている。
DILパッケージでは、フレーム3は、第1図に示すよ
う九両刀向に2列に伸びている。
う九両刀向に2列に伸びている。
一方、ZILパンケージでは、第2図に示すよ5 K
I) I Lパッケージと異なり、フレーム3は一方向
側に伸びており、フレーム3の轍方向の寸法を短(する
ため、フレーム3の他方向1則に借精入出力部がなく、
フレーム3の、紙面に対して両側および下方にある。し
たがって、最適なボンティング用バッドの位置は、DI
LパッケージとZILパッケージでは異なったものとな
っている。
I) I Lパッケージと異なり、フレーム3は一方向
側に伸びており、フレーム3の轍方向の寸法を短(する
ため、フレーム3の他方向1則に借精入出力部がなく、
フレーム3の、紙面に対して両側および下方にある。し
たがって、最適なボンティング用バッドの位置は、DI
LパッケージとZILパッケージでは異なったものとな
っている。
このようにそれぞれ異なるパッケージにおける従来の半
導体デツプ1では、ボンティング用バッド2は同−信−
号についてはI 11.81のみであり、例えばD I
LパンケージとZII、パッケージK 同一の半導体
チップ1を7センフリする場合、ワイヤボンド用の導線
が長くなるとか、自動機圧対応しにくいなどの欠点があ
った。
導体デツプ1では、ボンティング用バッド2は同−信−
号についてはI 11.81のみであり、例えばD I
LパンケージとZII、パッケージK 同一の半導体
チップ1を7センフリする場合、ワイヤボンド用の導線
が長くなるとか、自動機圧対応しにくいなどの欠点があ
った。
〔発明の41i*J
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、半導体チップ内に同一信号のボ
ンディング用パッドを複数個設けることにより、異なる
パンケージに同一の半導体チップを7セン7′すした場
合でも、最適にワイヤポンドできるよう圧したものであ
る。
ためになされたもので、半導体チップ内に同一信号のボ
ンディング用パッドを複数個設けることにより、異なる
パンケージに同一の半導体チップを7セン7′すした場
合でも、最適にワイヤポンドできるよう圧したものであ
る。
第3図、第4図はそれぞれこの発明の一実施例を示すも
ので、それぞれ第1図、第2図に対応するものである。
ので、それぞれ第1図、第2図に対応するものである。
すなわち、第3図の実施例はDLLパンケージを示し、
第4図はZILパッケージを示すものである。
第4図はZILパッケージを示すものである。
第3図、第4図では、半導体チップIK設ける71バン
ド(ボンティング用バンド)2を第1図。
ド(ボンティング用バンド)2を第1図。
第2図の他に、ホンティング用バンド2a、ldとして
設けたものである。いま、半導体チップ1のボンティン
グ用バンドを第3図、第4図のように2 a l 2
b t 2 c r 2 dとすると、ボンディング用
パッド2aと2bは同一信号部であり、また、ボンディ
ング用バンド2cと2dも同一43号部である。
設けたものである。いま、半導体チップ1のボンティン
グ用バンドを第3図、第4図のように2 a l 2
b t 2 c r 2 dとすると、ボンディング用
パッド2aと2bは同一信号部であり、また、ボンディ
ング用バンド2cと2dも同一43号部である。
@3図、第4図のように、同一信号のボンディング用パ
ッド2a、2bおよび2c、2dを、パンケージに応じ
て複数個設けることにより、同一半導体チップ1を異な
るパンケージに最適にワイヤポンドすることができる。
ッド2a、2bおよび2c、2dを、パンケージに応じ
て複数個設けることにより、同一半導体チップ1を異な
るパンケージに最適にワイヤポンドすることができる。
すなわち、■)ILパッケージでは、2bおよび2dを
ボンティング用パッドとして使用し、2aおよび2cは
使用しない。
ボンティング用パッドとして使用し、2aおよび2cは
使用しない。
また、ZILパンケージでは、2aおよび2cをポンテ
ィング用パッドとして使用し、2bおよび2dは使用し
ない。これにより、Dll、バック−ジ、zILパンケ
ージとも九同−半導体チンブ1で、最短距離にワイヤボ
ンティングすることができる。
ィング用パッドとして使用し、2bおよび2dは使用し
ない。これにより、Dll、バック−ジ、zILパンケ
ージとも九同−半導体チンブ1で、最短距離にワイヤボ
ンティングすることができる。
なお、上記実施例は、DILパッケージ、ZILパンケ
ージについて説明したが、この発明はこれに限らず、S
ILパッケージその他、どんなパッケージ九も適用でき
るものである。
ージについて説明したが、この発明はこれに限らず、S
ILパッケージその他、どんなパッケージ九も適用でき
るものである。
以上説明したように、この発明は、半導体チップを谷樋
のパンケージに4用した場合でも最適なワイヤホンティ
ングが0j能なようにパッケージに応じて複数個のボン
ディング用パッドを半導体チップに設けたので、いずれ
のパンケージKjM用した場合でも、前記ポンティング
用パッドを選択的に使用することによって、最適なワイ
ヤボンティングを実現することができる利点がある。
のパンケージに4用した場合でも最適なワイヤホンティ
ングが0j能なようにパッケージに応じて複数個のボン
ディング用パッドを半導体チップに設けたので、いずれ
のパンケージKjM用した場合でも、前記ポンティング
用パッドを選択的に使用することによって、最適なワイ
ヤボンティングを実現することができる利点がある。
第1図はDILパンケージの平面図、第2図はzIIJ
パッケージの平面図、第3図、第4図はそれぞれDIL
パッケージ、ZILパンケージでのこの発明の一実施例
を説明するためのDILパッケージおよびZILパンケ
ージの平面図である。 図中、1は半導体チップ、L 2a、2b+ 2c+2
dは信号パッド(ボンディング用バンド)、3はフレー
ム、4は信号入出力部、5はワイヤポンドである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 (外2名) 第1図 1 第3図 第4図 手続補正書(自発) 1、事件の表示 特願昭 511−2069138号2
発明の名称 半導体装置 ;3.1市正を4る習 事f’lとの関係 ″44゛許出η(i人件 所 東京
都千代1t1区丸の内二丁[”12 a :3号名 称
(601)三菱電機株式会社 代表者片由仁八部 4、代理人 fi 所 東5;【都千代II I区丸の内二1112
番:3シ;5 補IFの対象 明細書の発明のitT細な説明のIIおよび図面6、補
正の内容 (1) 明細再給2β、13行〜14q1の「ホンディ
ング用パッド」を、[ホンディング用パッド2」と補正
する。 (2)同じく第3頁18行〜19マ1の「第2図の他に
、ホンディング用パッド2a、2dとして設けたもので
ある。1を、「第2図に対して、ポンディング用パツI
・2a、2bおよび2c、2dとして設けたものである
。」と補11−する。 (3) 図面ε(”t3図、第4図を別紙のように補I
Fする。 以 1゜
パッケージの平面図、第3図、第4図はそれぞれDIL
パッケージ、ZILパンケージでのこの発明の一実施例
を説明するためのDILパッケージおよびZILパンケ
ージの平面図である。 図中、1は半導体チップ、L 2a、2b+ 2c+2
dは信号パッド(ボンディング用バンド)、3はフレー
ム、4は信号入出力部、5はワイヤポンドである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 (外2名) 第1図 1 第3図 第4図 手続補正書(自発) 1、事件の表示 特願昭 511−2069138号2
発明の名称 半導体装置 ;3.1市正を4る習 事f’lとの関係 ″44゛許出η(i人件 所 東京
都千代1t1区丸の内二丁[”12 a :3号名 称
(601)三菱電機株式会社 代表者片由仁八部 4、代理人 fi 所 東5;【都千代II I区丸の内二1112
番:3シ;5 補IFの対象 明細書の発明のitT細な説明のIIおよび図面6、補
正の内容 (1) 明細再給2β、13行〜14q1の「ホンディ
ング用パッド」を、[ホンディング用パッド2」と補正
する。 (2)同じく第3頁18行〜19マ1の「第2図の他に
、ホンディング用パッド2a、2dとして設けたもので
ある。1を、「第2図に対して、ポンディング用パツI
・2a、2bおよび2c、2dとして設けたものである
。」と補11−する。 (3) 図面ε(”t3図、第4図を別紙のように補I
Fする。 以 1゜
Claims (1)
- 半導体チップに設けられたポンディング用バンドとフレ
ームに設けられた信号入出力部とをワイヤボンティング
する半導体装置において、前記半導体チップに、この半
導体チップを通用する各種のパンケージに応じて前記ポ
ンディング用バットを選択的に使用するため予め同一信
号のボンディング用バンドを複数個設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206968A JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206968A JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098652A true JPS6098652A (ja) | 1985-06-01 |
| JPH0216013B2 JPH0216013B2 (ja) | 1990-04-13 |
Family
ID=16531982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206968A Granted JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098652A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114256A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
| JPH01107548A (ja) * | 1987-10-20 | 1989-04-25 | Hitachi Ltd | 半導体装置 |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| US4990996A (en) * | 1987-12-18 | 1991-02-05 | Zilog, Inc. | Bonding pad scheme |
| JPH03238839A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体集積回路装置 |
| US5905300A (en) * | 1994-03-31 | 1999-05-18 | Vlsi Technology, Inc. | Reinforced leadframe to substrate attachment |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635910U (ja) * | 1992-10-16 | 1994-05-13 | 株式会社ニコン | ビーム射出装置 |
| JPH0657572U (ja) * | 1993-01-14 | 1994-08-09 | レーザーテクノ株式会社 | 墨出し用レーザー装置 |
| JP7079889B1 (ja) | 2021-11-30 | 2022-06-02 | 株式会社タムラ製作所 | はんだ合金、はんだ接合材、ソルダペースト及び半導体パッケージ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173973U (ja) * | 1974-12-05 | 1976-06-10 | ||
| JPS5456360A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor chips |
| JPS5895044U (ja) * | 1981-12-18 | 1983-06-28 | セイコーインスツルメンツ株式会社 | Icチツプの端子構造 |
-
1983
- 1983-11-02 JP JP58206968A patent/JPS6098652A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173973U (ja) * | 1974-12-05 | 1976-06-10 | ||
| JPS5456360A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor chips |
| JPS5895044U (ja) * | 1981-12-18 | 1983-06-28 | セイコーインスツルメンツ株式会社 | Icチツプの端子構造 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114256A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
| JPH01107548A (ja) * | 1987-10-20 | 1989-04-25 | Hitachi Ltd | 半導体装置 |
| US4990996A (en) * | 1987-12-18 | 1991-02-05 | Zilog, Inc. | Bonding pad scheme |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| JPH03238839A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体集積回路装置 |
| US5905300A (en) * | 1994-03-31 | 1999-05-18 | Vlsi Technology, Inc. | Reinforced leadframe to substrate attachment |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216013B2 (ja) | 1990-04-13 |
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