JPH01108676A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH01108676A JPH01108676A JP26566787A JP26566787A JPH01108676A JP H01108676 A JPH01108676 A JP H01108676A JP 26566787 A JP26566787 A JP 26566787A JP 26566787 A JP26566787 A JP 26566787A JP H01108676 A JPH01108676 A JP H01108676A
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- Japan
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- vector
- pipeline
- multiplication
- addition
- subtraction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のベクトル処理ユニットで構成されるベクトル処理
装置に関し。
装置に関し。
回帰演算処理に適する演算パイプライン機構を提供する
ことを目的とし。
ことを目的とし。
複数のベクトルデータのエレメントを同時にアクセス可
能にするベクトルレジスタと、独立に動作可能な複数の
演算パイプラインとをそなえたベクトル処理ユニットを
複数組有するベクトル処理装置において、各ベクトル処
理ユニットごとに。
能にするベクトルレジスタと、独立に動作可能な複数の
演算パイプラインとをそなえたベクトル処理ユニットを
複数組有するベクトル処理装置において、各ベクトル処
理ユニットごとに。
演算パイプラインの１つとして乗算および加減算複合演
算機能をもつ乗算および加減算パイプラインをそれぞれ
設けるとともに、各ベクトル処理ユニットの乗算および
加減算パイプライン間をそれぞれ専用のデータバスで結
合した構成をもつ。
算機能をもつ乗算および加減算パイプラインをそれぞれ
設けるとともに、各ベクトル処理ユニットの乗算および
加減算パイプライン間をそれぞれ専用のデータバスで結
合した構成をもつ。
本発明は、複数のベクトル処理ユニットで構成されるベ
クトル処理装置に関するものである。
クトル処理装置に関するものである。
乗算および加減算複合演算を多数回繰り返す回帰式、た
とえば次式のような演算 の処理は、ベクトル処理装置においてしばしば行なわれ
るが、各演算パイプラインの同時並行処理化により処理
効率を上げるのが困難で、改善が望まれている。
とえば次式のような演算 の処理は、ベクトル処理装置においてしばしば行なわれ
るが、各演算パイプラインの同時並行処理化により処理
効率を上げるのが困難で、改善が望まれている。
第６図は、複数の演算パイプラインをもつ従来のベクト
ル処理装置の構成を示したものである。
ル処理装置の構成を示したものである。
図において、１０は１つないし複数のベクトルデータの
エレメントを同時にアクセスできるバンク構成のベクト
ルレジスタ（ＶＲ）、１１は加減算パイプライン（ＡＤ
Ｄ）、１２は乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）、１３は除算パイプライン（Ｄ Ｉ Ｖ）
である。ここでベクトルレジスタ（ＶＲ）１には、演算
すべきベクトルデータが１図示省略されているメモリか
らロードされている。
エレメントを同時にアクセスできるバンク構成のベクト
ルレジスタ（ＶＲ）、１１は加減算パイプライン（ＡＤ
Ｄ）、１２は乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）、１３は除算パイプライン（Ｄ Ｉ Ｖ）
である。ここでベクトルレジスタ（ＶＲ）１には、演算
すべきベクトルデータが１図示省略されているメモリか
らロードされている。
乗算および加減算パイプライン（ＭＵＬＴＴ＆ＡＤＤ）
には９乗算のみあるいは加減算のみの演算のほか２乗算
と加減算の複合演算を実行することができ、たとえば、
ａをスカラデータ、Ａ、Ｂ。
には９乗算のみあるいは加減算のみの演算のほか２乗算
と加減算の複合演算を実行することができ、たとえば、
ａをスカラデータ、Ａ、Ｂ。
Ｄをベクトルデータとする前記（１）式のベクトル演算
Ａ＝ａＸＢ＋Ｄは、１ステツプで処理可能である。
Ａ＝ａＸＢ＋Ｄは、１ステツプで処理可能である。
この場合、まず乗算および加減算パイプライン（ＭＵＬ
ＴＩ＆ＡＤＤ）１２を起動し、ワ示されていないメモリ
から読み出したスカラデータａとベクトルレジスタ（Ｖ
Ｒ）１０から読み出したベクトルデータＢとを乗算し、
その結果と同時にベクトルレジスタ（ＶＲ）ＩＱから読
み出したベクトルデータＤを加算して、結果のベクトル
データＡをベクトルレジスタ（ＶＲ）１０に格納する。
ＴＩ＆ＡＤＤ）１２を起動し、ワ示されていないメモリ
から読み出したスカラデータａとベクトルレジスタ（Ｖ
Ｒ）１０から読み出したベクトルデータＢとを乗算し、
その結果と同時にベクトルレジスタ（ＶＲ）ＩＱから読
み出したベクトルデータＤを加算して、結果のベクトル
データＡをベクトルレジスタ（ＶＲ）１０に格納する。
この場合、ベクトル演算のデータ数は最大（Ｎ＋１）に
ハードウェア上で固定されているため。
ハードウェア上で固定されているため。
たとえばデータ数を２倍に増やしたり、あるいは処理機
能を高めるため演算パイプラインの本数を増やす場合に
は５その条件のもとにベクトルレジスタ（ＶＲ）や演算
器などのハードウェアの構成全体を組み直す必要があっ
た。
能を高めるため演算パイプラインの本数を増やす場合に
は５その条件のもとにベクトルレジスタ（ＶＲ）や演算
器などのハードウェアの構成全体を組み直す必要があっ
た。
ベクトル処理装置において、同時並列処理機能を高める
ために演算パイプラインを増設した場合。
ために演算パイプラインを増設した場合。
データバスの本数も増加し、ベクトルレジスタの各バン
クからのデータの供給制御も変更しなければならず、ハ
ードウェアの変更負担が大きくなるという問題があった
。
クからのデータの供給制御も変更しなければならず、ハ
ードウェアの変更負担が大きくなるという問題があった
。
またへクトルレジスタと演算パイプラインからなるベク
トル処理ユニットを複数組設けた場合には、たとえば回
帰式演算を各ベクトル処理ユニットで分割処理しようと
すると、処理中に各ユニ、。
トル処理ユニットを複数組設けた場合には、たとえば回
帰式演算を各ベクトル処理ユニットで分割処理しようと
すると、処理中に各ユニ、。
トのへクトルレジスタ間で、中間結果のベクトルデータ
を頻繁に転送しなければならず、そのオーバヘッドによ
り処理時間を思ったほど短縮できないという問題があっ
た。
を頻繁に転送しなければならず、そのオーバヘッドによ
り処理時間を思ったほど短縮できないという問題があっ
た。
本発明は、複数のベクトル処理ユニットの組で構成され
るベクトル処理装置において３乗算および加減算の複合
演算の高速処理に適する機構を提供することを目的とす
る。
るベクトル処理装置において３乗算および加減算の複合
演算の高速処理に適する機構を提供することを目的とす
る。
本発明は、独立した複数のベクトル処理ユニットの各々
において、ベクトルレジスタと演算パイプラインとの間
のデータ供給制御を変更することなく同時並列処理機能
を高めるため１乗算および加減算パイプラインを含む各
ベクトル処理ユニット間に、それぞれの乗算および加減
算パイプライン同士を直結するデータバスを設けること
により。
において、ベクトルレジスタと演算パイプラインとの間
のデータ供給制御を変更することなく同時並列処理機能
を高めるため１乗算および加減算パイプラインを含む各
ベクトル処理ユニット間に、それぞれの乗算および加減
算パイプライン同士を直結するデータバスを設けること
により。
回帰式演算を複数のベクトル処理ユニットで分割処理す
る場合のデータ転送時間を大幅に短縮するものである。
る場合のデータ転送時間を大幅に短縮するものである。
第１図は本発明の原理説明図である。
図はベクトル処理ユニットを２組用いた場合の本発明に
基づくベクトル処理装置の例示的構成を示す。
基づくベクトル処理装置の例示的構成を示す。
２０．２１は、それぞれ独立して動作するベクトル処理
ユニットである。
ユニットである。
２２．２３は、ベクトルレジスタ（ＶＲ）である。
２４．２５は、加減算パイプライン（Ａ Ｄ Ｄ）であ
る。
る。
２６．２７は除算パイプライン（Ｄ Ｉ Ｖ）である。
２８．２９は２乗算および加減算パイプライン（ＭＵＬ
ＴＩ＆ＡＤＤ）である。
ＴＩ＆ＡＤＤ）である。
３０．３１は１乗算および加減算パイプライン（ＭＵＬ
Ｔ Ｔ ＆ＡＤＤ）を双方向に結合するデータバスであ
る。
Ｔ Ｔ ＆ＡＤＤ）を双方向に結合するデータバスであ
る。
第１図において、ベクトル処理ユニット２０゜２１は１
回帰演算を分割処理するために使用されることができる
。分割処理の方法は、ベクトルデータの順次のエレメン
トを交互にあるいは適当な個数ごとに交互に分配する方
法がとられる。
回帰演算を分割処理するために使用されることができる
。分割処理の方法は、ベクトルデータの順次のエレメン
トを交互にあるいは適当な個数ごとに交互に分配する方
法がとられる。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
２８．２９がそれぞれベクトルレジスタ（ＶＲ）２２．
２３に対してもつデータバスは。
２８．２９がそれぞれベクトルレジスタ（ＶＲ）２２．
２３に対してもつデータバスは。
他の演算パイプライン２４ないし２７と同じであるが、
内部に乗算パイプラインと加減算パイプラインとをもっ
たことにより、いずれか一方のパイプラインを選択的に
使用、あるいは２つのパイプラインを縦続的に結合して
乗算と加減算の複合演算を連続実行することを可能にし
ている。
内部に乗算パイプラインと加減算パイプラインとをもっ
たことにより、いずれか一方のパイプラインを選択的に
使用、あるいは２つのパイプラインを縦続的に結合して
乗算と加減算の複合演算を連続実行することを可能にし
ている。
データバス３０．３１は９回帰演算を分割実行している
２つの乗算および加減算パイプライン（ＭＵＬＴＩ＆Ａ
ＤＤ）２８．２９で得られた各ステップの演算結果を、
ベクトルレジスタ（ＶＲ）２２．２３を介さずに直接転
送することにより、オーバヘッドを削減する働きをもつ
。
２つの乗算および加減算パイプライン（ＭＵＬＴＩ＆Ａ
ＤＤ）２８．２９で得られた各ステップの演算結果を、
ベクトルレジスタ（ＶＲ）２２．２３を介さずに直接転
送することにより、オーバヘッドを削減する働きをもつ
。
第１図に示されたベクトル処理装置において。
回帰式演算を行なう場合の制御動作の実施例を説明する
。
。
ａをスカラデータ、Ａ、Ｂ、Ｄをベクトルデータとし、
またベクトルデータのエレメント番号ｌを０．１．２．
・・・、ｎとして、各ベクトルデータのエレメントをＡ
、、Ｂ、、Ｄ、で表わし９次の回帰式を処理するものと
する。
またベクトルデータのエレメント番号ｌを０．１．２．
・・・、ｎとして、各ベクトルデータのエレメントをＡ
、、Ｂ、、Ｄ、で表わし９次の回帰式を処理するものと
する。
Ａ ｏ −ａ ６ Ｘ Ｂ ６ ＋ Ｄ６Ａ＋ ＝Ａｏ
ＸＢ＋ ＋］）＋ Ａ２＝Ａ１ ＸＢ２ ＋Ｄ２ Ａ＝ ＝Ａ＋−＋ ”Ｂ□＋Ｄ１ Ａ□−Ａｌｌ−、ＸＢ、 ＋Ｄ１１ ベクトル処理ユニット２０．２１には、連続するエレメ
ントを２個ずつ分配し１分割処理させるものとする。こ
のため予めベクトル処理ユニット２０のベクトルレジス
タ（ＶＲ）２２には、１＝２ｊ、 ２ｊ＋１ （ｊ
＝０． １． ２． ・・・、（ｎ−３）／２）のエ
レメント番号０． １． ４． ５．８，９゜・・・を
もつエレメントＢ ２ｊ＋ Ｂ ２ｊ＋Ｉ、Ｄ ２ｊ
＋ Ｄ ２ｊ＋１を格納し、またベクトル処理ユニッ
ト２１のベクトルレジスタ（ＶＲ）２３には、１＝２ｊ
＋２゜２ ｊ＋３ （ｊ＝ｏ、１，２． ・・・、（
ｎ−３）／２）のエレメント番号２． ３． ６． ７
． １０． １１゜・・・をもつエレメントＢ ２ｊ＋
Ｚ−Ｂ Ｚｊ＋３＋ Ｄ ２ｊ＋２＋Ｄ 、ｊ＋３を
格納する。
ＸＢ＋ ＋］）＋ Ａ２＝Ａ１ ＸＢ２ ＋Ｄ２ Ａ＝ ＝Ａ＋−＋ ”Ｂ□＋Ｄ１ Ａ□−Ａｌｌ−、ＸＢ、 ＋Ｄ１１ ベクトル処理ユニット２０．２１には、連続するエレメ
ントを２個ずつ分配し１分割処理させるものとする。こ
のため予めベクトル処理ユニット２０のベクトルレジス
タ（ＶＲ）２２には、１＝２ｊ、 ２ｊ＋１ （ｊ
＝０． １． ２． ・・・、（ｎ−３）／２）のエ
レメント番号０． １． ４． ５．８，９゜・・・を
もつエレメントＢ ２ｊ＋ Ｂ ２ｊ＋Ｉ、Ｄ ２ｊ
＋ Ｄ ２ｊ＋１を格納し、またベクトル処理ユニッ
ト２１のベクトルレジスタ（ＶＲ）２３には、１＝２ｊ
＋２゜２ ｊ＋３ （ｊ＝ｏ、１，２． ・・・、（
ｎ−３）／２）のエレメント番号２． ３． ６． ７
． １０． １１゜・・・をもつエレメントＢ ２ｊ＋
Ｚ−Ｂ Ｚｊ＋３＋ Ｄ ２ｊ＋２＋Ｄ 、ｊ＋３を
格納する。
第２図はこれに基づくベクトル処理装置の制御シーケン
スを示す図であり、以下の説明は、第２図と対応してい
る。
スを示す図であり、以下の説明は、第２図と対応してい
る。
ベクトル処理ユニット２０の乗算および加減算パイプラ
イン（ＭＵＬＴ Ｉ ＆ＡＤＤ）２８は、まずスカラデ
ータａを入力し、またへクトルレジスタ（ＶＲ）２２か
らエレメントＢ、、Ｄ、を読み出し入力して。
イン（ＭＵＬＴ Ｉ ＆ＡＤＤ）２８は、まずスカラデ
ータａを入力し、またへクトルレジスタ（ＶＲ）２２か
らエレメントＢ、、Ｄ、を読み出し入力して。
八〇＝ａｘＢ０＋Ｄ０
を計算し、その結果Ａ０と続いてベクトルレジスタ（Ｖ
Ｒ）２２から読み出したエレメントＢ＋、Ｄ＋とを用い
て。
Ｒ）２２から読み出したエレメントＢ＋、Ｄ＋とを用い
て。
Ａ ＋ ＝ Ａ ｏＸ Ｂ Ｈ＋ Ｄ ＋を計算する。
この結果Ａ１は、データバス３０を介してベクトル処理
ユニット２１の乗算および加減算パイプライン（ＭＵＬ
ＴＩ ＆ＡＤＤ）２９に直接転送される。
ユニット２１の乗算および加減算パイプライン（ＭＵＬ
ＴＩ ＆ＡＤＤ）２９に直接転送される。
ＭＵＬＴ Ｉ ＆ＡＤＤ ２９では、このＡ、と、ベク
トルレジスタ（ＶＲ）２３から読み出したエレメントＢ
２．Ｄ２とを用いて。
トルレジスタ（ＶＲ）２３から読み出したエレメントＢ
２．Ｄ２とを用いて。
Ａｚ ＝Ａ＋ Ｘ Ｂｚ ＋ Ｄ２
を計算し、この結果Ａ２と続いてベクトルレジスタ（Ｖ
Ｒ）２３から読み出したエレメントＢ３゜Ｄ３とを用い
て。
Ｒ）２３から読み出したエレメントＢ３゜Ｄ３とを用い
て。
Ａ３ ＝Ａ２ Ｘ１３． ＋Ｉ）３
を計算する。この結果Ａ、は１次のデータノ＼ス３１を
介してＭＵＬＴ Ｉ ＆ＡＤＤ２８に直接転送される。
介してＭＵＬＴ Ｉ ＆ＡＤＤ２８に直接転送される。
このようにして、ＭｕＬＴｒ＆ＡＤＤ２８，２９間で計
算結果のエレメントを交換しながら、並行して順次のエ
レメントを計算してゆく。
算結果のエレメントを交換しながら、並行して順次のエ
レメントを計算してゆく。
なお上述した実施例では、各ベクトル処理ユニット２０
．２１に対して、連続する２個ずつのエレメントの処理
を割り当てていたが、他の任意の方法で割り当てを行な
うことも可能である。
．２１に対して、連続する２個ずつのエレメントの処理
を割り当てていたが、他の任意の方法で割り当てを行な
うことも可能である。
またへりｌ・ル処理ユニットを３！１．Ｉｉあるいはそ
れ以上そなえたベクトル処理装置を用いる場合には。
れ以上そなえたベクトル処理装置を用いる場合には。
３分割あるいはそれ以上の分割数により並行処理するこ
とも可能である。
とも可能である。
第３図は５本発明の実施例による乗算および加減算パイ
プラインの構成を示す。図は、第１図における乗算およ
び加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２Ｂとそ
の周辺を部分的に具体化して示したものである。
プラインの構成を示す。図は、第１図における乗算およ
び加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２Ｂとそ
の周辺を部分的に具体化して示したものである。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
２８は１乗算パイプライン（ＭＵＬＴＩ）２８ａと加減
算パイプライン（ＡＤＤ）２８ｂとにより構成される。
２８は１乗算パイプライン（ＭＵＬＴＩ）２８ａと加減
算パイプライン（ＡＤＤ）２８ｂとにより構成される。
乗算パイプライン（ＭＵＬＴＩ）２８ ａの入力。
出力は、ベクトルレジスタ（２２）に直接結合され、加
減算パイプライン（ＡＤＤ）２８ｂの入力。
減算パイプライン（ＡＤＤ）２８ｂの入力。
出力は１乗算パイプライン（ＭＵＬＴ Ｉ） ２８
ａに内部接続されている。したがって、見掛は上は１本
のパイプラインと同じであり、ベクトルレジスタ（ＶＲ
）２２との間のデータ転送制御は、従来の演算パイプラ
インの場合と何ら変りはない。
ａに内部接続されている。したがって、見掛は上は１本
のパイプラインと同じであり、ベクトルレジスタ（ＶＲ
）２２との間のデータ転送制御は、従来の演算パイプラ
インの場合と何ら変りはない。
第２図に示されている実施例の制御シーケンスの場合９
乗算パイプライン（ＭＵＬＴ Ｉ） ２８ ａは。
乗算パイプライン（ＭＵＬＴ Ｉ） ２８ ａは。
ａＸＢ。
Ａ、ｘ１３゜
Ａ２４．−菫×Ｂｚ＝
Ａ２ｊＸＢ２ｇ。
の各乗算を順次実行し、それぞれの乗算結果を。
加減算パイプライン（ＡＤＤ）２８ｂに入力する。
加減算パイプライン（ＡＤＤ）２８ｂは、それぞれの乗
算結果に同期させて。
算結果に同期させて。
ＡＯ＝ （ａ ＸＢ＋ ） ＋ＤＩ
Ａ＋ ＝ （Ａｏ Ｘ１３＋ ）＋Ｄ＋ＡｚＪ−（Ａｚ
Ｊ−＋Ｘ ＢｚＪ） ＋ ＤｚＪＡｚＪ＋＋＝ （
Ａｚ＝×ＢｚＪ＋＋） →−Ｄ２．。。
Ｊ−＋Ｘ ＢｚＪ） ＋ ＤｚＪＡｚＪ＋＋＝ （
Ａｚ＝×ＢｚＪ＋＋） →−Ｄ２．。。
の各加算を順次実行し、結果のエレメントＡ。。
Ａ ＋、 Ａａ、 Ａｓ、 Ａｅ、 Ａ９．−、 Ａｚ
、＋、 ＡｚＪ−＋、 −を。
、＋、 ＡｚＪ−＋、 −を。
ベクトルレジスタ（ＶＲ）２２に逐次格納する。
このうちエレメントＡ。、Ａ ａ、 Ａ Ｈ，・・・、
Ａ２ｊ＋ ・・・は、エレメントＡ ＋、 Ａ ９．
Ａ ｑ、・・・、 Ａ２ｊ＋Ｉ＋ ・・・を算出する
ために乗算パイプライン（ＭＵＬＴＩ）２８ａに再入力
され、エレメントＡ Ｉ、 Ａ ｓ、 Ａ ｑ、・・・
。
Ａ２ｊ＋ ・・・は、エレメントＡ ＋、 Ａ ９．
Ａ ｑ、・・・、 Ａ２ｊ＋Ｉ＋ ・・・を算出する
ために乗算パイプライン（ＭＵＬＴＩ）２８ａに再入力
され、エレメントＡ Ｉ、 Ａ ｓ、 Ａ ｑ、・・・
。
Ａ ２ｊ ＋ １ ＋ ・・・は、データバス３０を介
して、他方のベクトル処理ユニット２１の乗算および加
減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２９ （第
１図）へ転送される。
して、他方のベクトル処理ユニット２１の乗算および加
減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２９ （第
１図）へ転送される。
また乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）２８がエレメントＡ ａ、 Ａ ａ、・・・、
ＡｚＪ＋・・・を計算するために必要とされるエレメン
トＡ３゜Ａ？、・・・、Ａ２．−１ ・・・は、データ
バス３１を介して。
Ｄ）２８がエレメントＡ ａ、 Ａ ａ、・・・、
ＡｚＪ＋・・・を計算するために必要とされるエレメン
トＡ３゜Ａ？、・・・、Ａ２．−１ ・・・は、データ
バス３１を介して。
他方のユニットの乗算および加減算パイプライン（ＭＵ
ＬＴＩ＆ＡＤＤ）２９から受は取るようにされる。
ＬＴＩ＆ＡＤＤ）２９から受は取るようにされる。
第４図に１本発明の他の実施例によるヘクトル処理装置
の構成を示す。この実施例は、特に乗算に時間がかかる
浮動小数点演算に有利な構成をもっており１乗算および
加減算パイプライン（ＭＵＬＴ Ｉ ＆ＡＤＤ）として
、２木の乗算パイプライン（ＭＵＬＴＩ）と１本の加減
算パイプライン（ＡＤＤ）とを複合させ１乗算能力を２
倍にしている。
の構成を示す。この実施例は、特に乗算に時間がかかる
浮動小数点演算に有利な構成をもっており１乗算および
加減算パイプライン（ＭＵＬＴ Ｉ ＆ＡＤＤ）として
、２木の乗算パイプライン（ＭＵＬＴＩ）と１本の加減
算パイプライン（ＡＤＤ）とを複合させ１乗算能力を２
倍にしている。
第４図において、３２．３３はそれぞれ独立したベクト
ルレジスタ（ＶＲ）、３４．３５はそれぞれ異なるベク
トル処理ユニットに属する乗算および加減算パイプライ
ン（ＭＵＬＴ Ｉ ＆ＡＤＤ）。
ルレジスタ（ＶＲ）、３４．３５はそれぞれ異なるベク
トル処理ユニットに属する乗算および加減算パイプライ
ン（ＭＵＬＴ Ｉ ＆ＡＤＤ）。
３６．３７．３９．４０はそれぞれ乗算パイプライン（
ＭＵＩ−Ｔ Ｉ）、３８．４１はそれぞれ加減算パイプ
ライン（ＡＤＤ）、４２．４３はそれぞれ乗算および加
減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）３４と３５間
を結合するデータバス、４４ないし４９はへクトルレジ
スタ（ＶＲ）との間のデータバスである。
ＭＵＩ−Ｔ Ｉ）、３８．４１はそれぞれ加減算パイプ
ライン（ＡＤＤ）、４２．４３はそれぞれ乗算および加
減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）３４と３５間
を結合するデータバス、４４ないし４９はへクトルレジ
スタ（ＶＲ）との間のデータバスである。
前述した回帰式演算の例の場合を説明すると。
ベクトルレジスタ（ＶＲ）３２には、エレメント番号２
ｊ、２ｊ＋１のベクトルデータを格納し。
ｊ、２ｊ＋１のベクトルデータを格納し。
ベクトルレジスタ（ＶＲ）３３にはエレメント番号２ｊ
＋２，２ｊ＋３のベクトルデータを格納する（ｊ＝０．
１．・・・）。
＋２，２ｊ＋３のベクトルデータを格納する（ｊ＝０．
１．・・・）。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
３４．３５はそれぞれ対応するベクトルレジスタ（ＶＲ
）３２．３３のベクトルデータを並行して分割処理する
が、さらに各パイプライン内で、２木の乗算パイプライ
ン（ＭＵＬＴＩ）と１本の加減算パイプライン（ＡＤＤ
）とが内部のバスを利用して並行処理を行なう。
３４．３５はそれぞれ対応するベクトルレジスタ（ＶＲ
）３２．３３のベクトルデータを並行して分割処理する
が、さらに各パイプライン内で、２木の乗算パイプライ
ン（ＭＵＬＴＩ）と１本の加減算パイプライン（ＡＤＤ
）とが内部のバスを利用して並行処理を行なう。
たとえば乗算および加減算パイプライン（ＭＵＬＴＩ＆
ＡＤＤ）３４の場合、その中の一方の乗算パイプライン
（ＭＵＬＴＩ）３６は、他方の乗算および加減算パイプ
ライン（ＭＵＬＴＩ＆ＡＤＤ）３５からデータバス４３
を経て転送されたＡ４Ｊ−Ｈとへクトルレジスタ（ＶＲ
）３２から読み出した１３ｚＪとを用いてＡ ２．−＋
Ｘ Ｂ ｚｉを実行し、他方の乗算パイプライン（Ｍ
ＵＬＴＩ）３７は、加減算パイプライン（ＡＤＤ）３Ｂ
から出力される先行する複合演算Ａ ２Ｊ＝ Ａ ｚ；
−＋ Ｘ Ｂ ２３ ＋ Ｄ ２Ｊの結果とへクトルレ
ジスタ（ＶＲ）３２から読め出したＢ２Ｊ。１とを用い
てＡ ２； Ｘ Ｂ ｚ；４（を実行する。そして加算
パイプライン（ＡＤＤ）３８は、各乗算結果とへクトル
レジスタ（ＶＲ）３２から読み出したＤ ２ ｊ ＋
Ｄ ２ ｊ ＋ Ｉとを用いて、順次ＡｚＪ−（Ａｚ
、＋−＋ＸＢｚＪ） 十〇ｚ＝Ａ４７゜＋＝ （ＡｚＪ
×Ｂｚ、＋＋＋） ＋ Ｄｚａ。。
ＡＤＤ）３４の場合、その中の一方の乗算パイプライン
（ＭＵＬＴＩ）３６は、他方の乗算および加減算パイプ
ライン（ＭＵＬＴＩ＆ＡＤＤ）３５からデータバス４３
を経て転送されたＡ４Ｊ−Ｈとへクトルレジスタ（ＶＲ
）３２から読み出した１３ｚＪとを用いてＡ ２．−＋
Ｘ Ｂ ｚｉを実行し、他方の乗算パイプライン（Ｍ
ＵＬＴＩ）３７は、加減算パイプライン（ＡＤＤ）３Ｂ
から出力される先行する複合演算Ａ ２Ｊ＝ Ａ ｚ；
−＋ Ｘ Ｂ ２３ ＋ Ｄ ２Ｊの結果とへクトルレ
ジスタ（ＶＲ）３２から読め出したＢ２Ｊ。１とを用い
てＡ ２； Ｘ Ｂ ｚ；４（を実行する。そして加算
パイプライン（ＡＤＤ）３８は、各乗算結果とへクトル
レジスタ（ＶＲ）３２から読み出したＤ ２ ｊ ＋
Ｄ ２ ｊ ＋ Ｉとを用いて、順次ＡｚＪ−（Ａｚ
、＋−＋ＸＢｚＪ） 十〇ｚ＝Ａ４７゜＋＝ （ＡｚＪ
×Ｂｚ、＋＋＋） ＋ Ｄｚａ。。
の演算を実行する。前述したように、Ａ２．は乗算パイ
プライン（ＭＵＬＴＩ）３７へ転送され、またＡｚ、４
＋１は他方の乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）３５へ、データバス４２を経て転送される
。
プライン（ＭＵＬＴＩ）３７へ転送され、またＡｚ、４
＋１は他方の乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）３５へ、データバス４２を経て転送される
。
第５図は、第４図における乗算および加減算パイプライ
ン（ＭＵＬＴＩ＆ＡＤＤ）３４の詳細回路図である。
ン（ＭＵＬＴＩ＆ＡＤＤ）３４の詳細回路図である。
各パイプライン３６ないし３８は、高速の浮動小数点乗
算あるいは加減算回路で構成されている。
算あるいは加減算回路で構成されている。
図中のＣ３Ａはキャリ・セイブ・アダーを表わし。
Ｃ’ＰＡはキャリ・プロパゲーション・アダーを表わす
。
。
また５０ないし５７は各パイプライン３６，３７．３８
間でのデータ転送を可能にする内部パスを表わしている
。
間でのデータ転送を可能にする内部パスを表わしている
。
本発明によれば１乗算、加減算９乗算および加減算複合
演算を１本の演算パイプラインで実行できるため、ベク
トルレジスタとの間のデータバスやデータ供給制御の変
更負担がなく、また複数組のベクトル処理ユニットによ
り１つの演算を分割処理する場合に、各ユニット間での
データ転送を専用のデータバスを用いて行なうことがで
きるので、従来のヘクトル処理装置にくらべて、オーバ
ヘッドが少なく、高速処理が可能となる。
演算を１本の演算パイプラインで実行できるため、ベク
トルレジスタとの間のデータバスやデータ供給制御の変
更負担がなく、また複数組のベクトル処理ユニットによ
り１つの演算を分割処理する場合に、各ユニット間での
データ転送を専用のデータバスを用いて行なうことがで
きるので、従来のヘクトル処理装置にくらべて、オーバ
ヘッドが少なく、高速処理が可能となる。
第１図は本発明の原理説明図、第２図は本発明実施例の
制御シーケンス説明図、第３図は本発明実施例による乗
算および加減算パイプラインの構成図、第４図は本発明
の他の実施例によるベクトル処理装置の構成図、第５図
は第４図に示す実施例装置におけるＡＤＤ＆ＭＵＬＴＩ
パイプラインの詳細回路図、第６図は従来のベクトル処
理装置の構成図である。 第１図中。 ２０．２１はベクトル処理ユニット。 ２２．２３はベクトルレジスタ（ＶＲ）。 ２８．２９は乗算および加減算パイプライン（ＭＵＬＴ
ｒ＆ＡＤＤ）。 ３０．３１はデータバス。
制御シーケンス説明図、第３図は本発明実施例による乗
算および加減算パイプラインの構成図、第４図は本発明
の他の実施例によるベクトル処理装置の構成図、第５図
は第４図に示す実施例装置におけるＡＤＤ＆ＭＵＬＴＩ
パイプラインの詳細回路図、第６図は従来のベクトル処
理装置の構成図である。 第１図中。 ２０．２１はベクトル処理ユニット。 ２２．２３はベクトルレジスタ（ＶＲ）。 ２８．２９は乗算および加減算パイプライン（ＭＵＬＴ
ｒ＆ＡＤＤ）。 ３０．３１はデータバス。
Claims (1)
- 【特許請求の範囲】 複数のベクトルデータのエレメントを同時にアクセス可
能にするベクトルレジスタと、独立に動作可能な複数の
演算パイプラインの１つとして乗算および加減算複合演
算機能をもつ乗算および加減算パイプライン（２８、２
９）とをそなえたベクトル処理ユニット（２０、２１）
を複数組有するベクトル処理装置において、 各ベクトル処理ユニット（２０、２１）の乗算および加
減算パイプライン（２８、２９）間をそれぞれ専用のデ
ータバス（３０、３１）で結合することで回帰式演算処
理を可能としたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26566787A JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26566787A JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108676A true JPH01108676A (ja) | 1989-04-25 |
| JPH0658671B2 JPH0658671B2 (ja) | 1994-08-03 |
Family
ID=17420314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26566787A Expired - Lifetime JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658671B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011022780A (ja) * | 2009-07-15 | 2011-02-03 | Nec Computertechno Ltd | ベクトル演算装置およびベクトル演算方法 |
| CN115952845A (zh) * | 2022-12-09 | 2023-04-11 | 复旦大学 | 一种基于fpga的图卷积神经网络的流水线结构 |
-
1987
- 1987-10-21 JP JP26566787A patent/JPH0658671B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011022780A (ja) * | 2009-07-15 | 2011-02-03 | Nec Computertechno Ltd | ベクトル演算装置およびベクトル演算方法 |
| CN115952845A (zh) * | 2022-12-09 | 2023-04-11 | 复旦大学 | 一种基于fpga的图卷积神经网络的流水线结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658671B2 (ja) | 1994-08-03 |
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