JPS61246837A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS61246837A JPS61246837A JP60087741A JP8774185A JPS61246837A JP S61246837 A JPS61246837 A JP S61246837A JP 60087741 A JP60087741 A JP 60087741A JP 8774185 A JP8774185 A JP 8774185A JP S61246837 A JPS61246837 A JP S61246837A
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- JP
- Japan
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- adder
- addition
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- stage
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［＋発明の技術分野〕
この発明は集積回路で実現するのに適したディジタルの
並列乗算器に関する。
並列乗算器に関する。
［発明の技術的背景とその問題点］
ディジタルの乗算を高速で実行する方式として、乗数、
被乗数から生成される部分積を多数の全加算器を使用し
て加算する並列乗算方式がよく知られている。この並列
乗算方式における演算の高速化に有効な手段として、加
算の方式を工夫することにより加算の段数を減少させる
ことが考えられる。部分積の数を減少させて部分積の加
算段数を減少させる方式には従来からよく知られている
クラス（Ｗａ Ｉ ｌ ａｃｅ＞のトリーという方式が
あり、この方式を採用すれば通常の全加算器をアレイ状
に配列する方式に比較して、加算段数を大幅に減少させ
ることができる。しかし、ワラスの方式による加算では
乗算器の構成が規則的でなくなるため、集積回路化の際
の設計に多大の手間と時間を必要とする欠点がある。こ
のため、集積回路化に適した規則性の高い構成であり、
かつ高速な並列乗算器が求められている。
被乗数から生成される部分積を多数の全加算器を使用し
て加算する並列乗算方式がよく知られている。この並列
乗算方式における演算の高速化に有効な手段として、加
算の方式を工夫することにより加算の段数を減少させる
ことが考えられる。部分積の数を減少させて部分積の加
算段数を減少させる方式には従来からよく知られている
クラス（Ｗａ Ｉ ｌ ａｃｅ＞のトリーという方式が
あり、この方式を採用すれば通常の全加算器をアレイ状
に配列する方式に比較して、加算段数を大幅に減少させ
ることができる。しかし、ワラスの方式による加算では
乗算器の構成が規則的でなくなるため、集積回路化の際
の設計に多大の手間と時間を必要とする欠点がある。こ
のため、集積回路化に適した規則性の高い構成であり、
かつ高速な並列乗算器が求められている。
［発明の目的〕
この発明は上記のような事情を考慮してなされたもので
ありその目的は、集積回路化に適した規則性の高い構成
であり、かつ高速な並列乗算器を提供することにある。
ありその目的は、集積回路化に適した規則性の高い構成
であり、かつ高速な並列乗算器を提供することにある。
［発明の概要１
高速に乗算を実行するための方法として知られているブ
ース（３ｏｏｔｈ）のアルゴリズムは、ｎｘｎビットの
乗算を行なう際に生成される部分積の数をｎ／２とする
ことができ、高速化に有効であることが知られている。
ース（３ｏｏｔｈ）のアルゴリズムは、ｎｘｎビットの
乗算を行なう際に生成される部分積の数をｎ／２とする
ことができ、高速化に有効であることが知られている。
そこでこの発明ではこのブースのアルゴリズムを用いて
、ｎｘｎビットの乗算を行なう際に生成されるｎ／２組
の部分積の加算を並列に実行し、これらの加算結果をア
レイ状に配列した３人力２出力の全加算器の一つの入力
として供給し、他の全加算器の入力として対応する他の
全加算器の出力を供給するように構成している。
、ｎｘｎビットの乗算を行なう際に生成されるｎ／２組
の部分積の加算を並列に実行し、これらの加算結果をア
レイ状に配列した３人力２出力の全加算器の一つの入力
として供給し、他の全加算器の入力として対応する他の
全加算器の出力を供給するように構成している。
［発明の実施例］
１以下、図面を参照してこの発明の一実施例を説明する
。
。
第１図はこの発明に係る並列乗算器を、被乗数が×１・
・・ｘ１６からなる１６ビツト、乗数がｙｌ・・・ｙ１
６からなる１６ビツトの１６ビツト×１６ビツトの乗算
を行なうものに実施した場合の回路構成を示すブロック
図である。この実施例回路ではまず、第２因に示すよう
に、ブースのアルゴリズムに従って、被乗数×１・・・
ｘ１６、乗数ｙ１・・・ｙ１６からａｌ・・・ａ１γ、
ｂｌ・・・ｂｌ７、・・・ｈｌ・・・ｈｔｌからなるそ
れぞれ１７ビツトの８組の部分積Ｚ１・・・ｚ８を生成
する。そしてこれら８組の部分積ｚ１・・・Ｚ８のうち
任意の二組の組合わせに対してまず加算を実行する。こ
の実施例ではｚｌと７５、Ｚ２と２６、ｚ３とｚ７、Ｚ
４とＺ８というように、第に番目と第｛Ｋ＋ （８／２
））番目のものをＣＬＡ （キャリー・ルック・アヘッ
ド）方式の加算器により加算するようにしている。
・・ｘ１６からなる１６ビツト、乗数がｙｌ・・・ｙ１
６からなる１６ビツトの１６ビツト×１６ビツトの乗算
を行なうものに実施した場合の回路構成を示すブロック
図である。この実施例回路ではまず、第２因に示すよう
に、ブースのアルゴリズムに従って、被乗数×１・・・
ｘ１６、乗数ｙ１・・・ｙ１６からａｌ・・・ａ１γ、
ｂｌ・・・ｂｌ７、・・・ｈｌ・・・ｈｔｌからなるそ
れぞれ１７ビツトの８組の部分積Ｚ１・・・ｚ８を生成
する。そしてこれら８組の部分積ｚ１・・・Ｚ８のうち
任意の二組の組合わせに対してまず加算を実行する。こ
の実施例ではｚｌと７５、Ｚ２と２６、ｚ３とｚ７、Ｚ
４とＺ８というように、第に番目と第｛Ｋ＋ （８／２
））番目のものをＣＬＡ （キャリー・ルック・アヘッ
ド）方式の加算器により加算するようにしている。
上記のような各二組の部分積の生成および部分積の加算
を実行するのが、第１図において符号１１ないし１４で
示される第１段目ないし第４段目の演算ブロックである
。上記第１段目の演算ブロック１１から出力される各ビ
ットデータは、アレイ状に配列された第１段目の複数の
各全加算器１５にそれぞれ入力データの一つとして供給
される。なお、演算ブロック１１から出力される最下位
ビットおよびその１ビツト上位のデータは２個の全加算
器１５で構成された２ビツトのＣＬＡ方式の加算器１６
に供給されている。上記第１段目の複数の全加算器１５
および加算器１６のうち下位１２ビツトまでのものには
他の入力データとして２の補数生成および符号ピットの
ためのＰｌ・・・Ｐｌ２からなる補正データが乗数に応
じて供給されている。上記第２段目の演算ブロック１２
から出力される各ビットデータは、アレイ状に配列され
た第２段目の複数の各全加算器１５にそれぞれ入力デー
タの一つとして供給される。この場合も演算ブロック１
２から出力される最下位ビットおよびその１ビツト上位
のデータは２個の全加算器１５で構成された２ビツトの
ＣＬＡ方式の加算器１６に供給されている。そしてこれ
ら第２１段目の複数の各全加算器１６および加算器１６
には他の入力データおよび桁上げデータとして上記第１
段目の対応する全加算器１５および加算器１６の和出力
データＳおよび桁上げ出力データＣが供給されている。
を実行するのが、第１図において符号１１ないし１４で
示される第１段目ないし第４段目の演算ブロックである
。上記第１段目の演算ブロック１１から出力される各ビ
ットデータは、アレイ状に配列された第１段目の複数の
各全加算器１５にそれぞれ入力データの一つとして供給
される。なお、演算ブロック１１から出力される最下位
ビットおよびその１ビツト上位のデータは２個の全加算
器１５で構成された２ビツトのＣＬＡ方式の加算器１６
に供給されている。上記第１段目の複数の全加算器１５
および加算器１６のうち下位１２ビツトまでのものには
他の入力データとして２の補数生成および符号ピットの
ためのＰｌ・・・Ｐｌ２からなる補正データが乗数に応
じて供給されている。上記第２段目の演算ブロック１２
から出力される各ビットデータは、アレイ状に配列され
た第２段目の複数の各全加算器１５にそれぞれ入力デー
タの一つとして供給される。この場合も演算ブロック１
２から出力される最下位ビットおよびその１ビツト上位
のデータは２個の全加算器１５で構成された２ビツトの
ＣＬＡ方式の加算器１６に供給されている。そしてこれ
ら第２１段目の複数の各全加算器１６および加算器１６
には他の入力データおよび桁上げデータとして上記第１
段目の対応する全加算器１５および加算器１６の和出力
データＳおよび桁上げ出力データＣが供給されている。
同様に第３段目以降の演算ブロック１３．１４から出力
される各ビットデータは、アレイ状に配列された第３段
目、第４段目の複数の各全加算器１５および加算器１６
にそれぞれ入力データの一つとして供給される。そして
これら第３段目、第４段目の複数の各全加算器１５およ
び加算器１６には他の入力データおよび桁上げデータと
して第２段目、第３段目の対応する全加算器１５および
加算器１６の和出力データおよび桁上げ出力データが供
給されている。そして第４段目の複数の各全加算器１５
の和出力データおよび加算出力データ、加算器１６の桁
上げ出力データのうち必要なデータがＣＬＡ方式の加算
器１７に供給されている。
される各ビットデータは、アレイ状に配列された第３段
目、第４段目の複数の各全加算器１５および加算器１６
にそれぞれ入力データの一つとして供給される。そして
これら第３段目、第４段目の複数の各全加算器１５およ
び加算器１６には他の入力データおよび桁上げデータと
して第２段目、第３段目の対応する全加算器１５および
加算器１６の和出力データおよび桁上げ出力データが供
給されている。そして第４段目の複数の各全加算器１５
の和出力データおよび加算出力データ、加算器１６の桁
上げ出力データのうち必要なデータがＣＬＡ方式の加算
器１７に供給されている。
第３図は上記演算ブロック１１ないし１４それぞれの具
体的構成を示す回路図である。図において２１．２２が
それぞれ一つの部分積７を生成する部分積生成部である
。この両部分積生成部２１．２２はそれぞれ１７個のデ
ータセレクタ２３で構成されている。上記部分積生成部
２１．２２内のそれぞれ１１個のデータセレクタ２３の
うち最下位ビットおよび最上位ビットのものを除くもの
には入力データとして被乗数×１・・・×１６のうちそ
れぞれビットの隣合った一対のビットデータが供給され
、最下位ビットには入力データとして最下位ビットの被
乗数×１のみが、最上位ビットには入力データとして最
上位ビットの被乗数Ｘ１６のみがそれぞれ供給されてい
る。そしてこの部分積生成部２１．２２で生成された二
組の部分積は加算器２４に供給され、ここで二組の部分
積の加算データが生成される。なお、この演算ブロック
では前記のように８組の部分積Ｚ１・・・ｚ８うち、第
に番目と第｛Ｋ＋ （８／２））番目のものを加算する
ために、二つの部分積生成部２１．２２で生成される部
分積データが必要なピット数だけずらされた状態で加算
器２４に供給されている。
体的構成を示す回路図である。図において２１．２２が
それぞれ一つの部分積７を生成する部分積生成部である
。この両部分積生成部２１．２２はそれぞれ１７個のデ
ータセレクタ２３で構成されている。上記部分積生成部
２１．２２内のそれぞれ１１個のデータセレクタ２３の
うち最下位ビットおよび最上位ビットのものを除くもの
には入力データとして被乗数×１・・・×１６のうちそ
れぞれビットの隣合った一対のビットデータが供給され
、最下位ビットには入力データとして最下位ビットの被
乗数×１のみが、最上位ビットには入力データとして最
上位ビットの被乗数Ｘ１６のみがそれぞれ供給されてい
る。そしてこの部分積生成部２１．２２で生成された二
組の部分積は加算器２４に供給され、ここで二組の部分
積の加算データが生成される。なお、この演算ブロック
では前記のように８組の部分積Ｚ１・・・ｚ８うち、第
に番目と第｛Ｋ＋ （８／２））番目のものを加算する
ために、二つの部分積生成部２１．２２で生成される部
分積データが必要なピット数だけずらされた状態で加算
器２４に供給されている。
上記各データセレクタ２３には選択用のデータとして乗
数ｙ１・・・ｙ１６に基づいて生成されるそれぞれ複数
ビットからなるデータ８１、Ｓ２が供給されており、各
データセレクタ２３はこれらデータＳ１もしくはＳ２に
応じてｘｉ、ｘｉ−１、ｘｉ、ｘｉ−”ｌ、Ｑもしくは
１の固定値のいずれか一つを選択的に出力する。ここで
ブースのアルゴリズムに従った部分積とは、上記のよう
に被乗数をＸとしたときに生成される部分積がＸ、−Ｘ
、２ｘ、−２Ｘ、Ｏもしくは１のいずれかであることを
いう。
数ｙ１・・・ｙ１６に基づいて生成されるそれぞれ複数
ビットからなるデータ８１、Ｓ２が供給されており、各
データセレクタ２３はこれらデータＳ１もしくはＳ２に
応じてｘｉ、ｘｉ−１、ｘｉ、ｘｉ−”ｌ、Ｑもしくは
１の固定値のいずれか一つを選択的に出力する。ここで
ブースのアルゴリズムに従った部分積とは、上記のよう
に被乗数をＸとしたときに生成される部分積がＸ、−Ｘ
、２ｘ、−２Ｘ、Ｏもしくは１のいずれかであることを
いう。
このような構成の並列乗算器では、第１段目ないし第４
段目の演算ブロック１１ないし１４それぞれからは前記
のような２組の部分積の和である２６ビツトのデータが
出力される。これに対応して全加算器１５を第１段目な
いし第４段目に２次元的に配置し、各全加算器１５の入
力データとして対応する段の演算ブロックから出力され
る部分積の和である２６ビツトのデータと上位段の全加
算器１５の和出力データおよび桁上げ出力データを供給
して加算を行ない、最終的な加算を加算器１７で行なう
ことにより乗算を実行している。
段目の演算ブロック１１ないし１４それぞれからは前記
のような２組の部分積の和である２６ビツトのデータが
出力される。これに対応して全加算器１５を第１段目な
いし第４段目に２次元的に配置し、各全加算器１５の入
力データとして対応する段の演算ブロックから出力され
る部分積の和である２６ビツトのデータと上位段の全加
算器１５の和出力データおよび桁上げ出力データを供給
して加算を行ない、最終的な加算を加算器１７で行なう
ことにより乗算を実行している。
ここで上記のような１６ビツトｘＩＧビツトの乗算を例
にすれば、通常のブースのアルゴリズム用いた乗算器で
は、全加算器のデータ通過時間をＴ （ＦＡ） 、最終
段のＣＬＡ加算に要する時間をＴ （ＣＬＡ）とすれば
全体の乗算時間はおよそ８ｘＴ （ＦＡ）＋Ｔ （ＣＬ
Ａ）となるが、上記実施例によれば ４ｘＴ （ＦＡ）＋Ｔ （ＣＬＡＩ ）＋Ｔ （ＣＬＡ
２＞となる。上記時間Ｔ （ＣＬＡＩ ）、Ｔ （ＣＬ
Ａ２）はそれぞれ第３図回路の加算器２４で要する加算
時間、第１図回路の加算器１７で要する加算時間である
。ここでＴ（ＣＬＡ）とＴ （ＣＬＡｌ ）、Ｔ （Ｃ
ＬＡ２）は同程度の時間であり、４ＸＴ （ＦＡ）に比
較してＴ （ＣＬＡｌ ）もしくはＴ （ＣＬＡ２）は
十分短いので、従来に比較して演算の大幅な高速化が達
成できる。また、回路の規則性が高い構成なので集積回
路化する際の設計も容易に行なうことができる。
にすれば、通常のブースのアルゴリズム用いた乗算器で
は、全加算器のデータ通過時間をＴ （ＦＡ） 、最終
段のＣＬＡ加算に要する時間をＴ （ＣＬＡ）とすれば
全体の乗算時間はおよそ８ｘＴ （ＦＡ）＋Ｔ （ＣＬ
Ａ）となるが、上記実施例によれば ４ｘＴ （ＦＡ）＋Ｔ （ＣＬＡＩ ）＋Ｔ （ＣＬＡ
２＞となる。上記時間Ｔ （ＣＬＡＩ ）、Ｔ （ＣＬ
Ａ２）はそれぞれ第３図回路の加算器２４で要する加算
時間、第１図回路の加算器１７で要する加算時間である
。ここでＴ（ＣＬＡ）とＴ （ＣＬＡｌ ）、Ｔ （Ｃ
ＬＡ２）は同程度の時間であり、４ＸＴ （ＦＡ）に比
較してＴ （ＣＬＡｌ ）もしくはＴ （ＣＬＡ２）は
十分短いので、従来に比較して演算の大幅な高速化が達
成できる。また、回路の規則性が高い構成なので集積回
路化する際の設計も容易に行なうことができる。
また第１段目ないし第４段目の演算ブロック１１ないし
１４で加算する部分積の組合せを第に番目と第｛Ｋ＋
（８／２））番目にしているので、部分積生成部２１．
２２で生成される部分積データを加算する加算器２４で
は２ビツト入力の加算を行なう部分のビット数を最小に
でき、これにより加算器２４自体の構成も簡単にするこ
とができる。
１４で加算する部分積の組合せを第に番目と第｛Ｋ＋
（８／２））番目にしているので、部分積生成部２１．
２２で生成される部分積データを加算する加算器２４で
は２ビツト入力の加算を行なう部分のビット数を最小に
でき、これにより加算器２４自体の構成も簡単にするこ
とができる。
第４図はこの発明の他の実施例の構成を示すブロック図
である。この実施例では前記のような２ビツトのＣＬＡ
方式の加算器１６を用いずに、全加算器１５を用いて桁
上げ出力データおよび和出力デ □−夕を上段か
ら下段に伝達するようにしたものである。
である。この実施例では前記のような２ビツトのＣＬＡ
方式の加算器１６を用いずに、全加算器１５を用いて桁
上げ出力データおよび和出力デ □−夕を上段か
ら下段に伝達するようにしたものである。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではこの発明を１６ビットメ１６ビツトの乗
算器に実施した場合について説明したが、任意のビット
数のものにも実施が可能であることはいうまでもない。
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではこの発明を１６ビットメ１６ビツトの乗
算器に実施した場合について説明したが、任意のビット
数のものにも実施が可能であることはいうまでもない。
さらに全加算器１５の配列の仕方および接続方法につい
ても種々の変形が可能であることはいうまでもない。
ても種々の変形が可能であることはいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、集積回路化に適
した規則性の高い構成であり、かつ高速な並列乗算器を
提供することができる。
した規則性の高い構成であり、かつ高速な並列乗算器を
提供することができる。
第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図は上記実施例回路においてブースのアルゴリ
ズムに従って生成される部分積を示す図、第３図は上記
実施例回路の一部分を具体的に示す回路図、第４図はこ
の発明の他の実施例の回路構成を示すブロック図である
。 １１、１２．１３．１４・・・演算ブロック、１５・・
・全加算器、１６、１７・・・加算器、２１．２２・・
・部分積生成部、２３・・・データセレクタ、２４・・
・加算器、Ｚ・・・部分積。
図、第２図は上記実施例回路においてブースのアルゴリ
ズムに従って生成される部分積を示す図、第３図は上記
実施例回路の一部分を具体的に示す回路図、第４図はこ
の発明の他の実施例の回路構成を示すブロック図である
。 １１、１２．１３．１４・・・演算ブロック、１５・・
・全加算器、１６、１７・・・加算器、２１．２２・・
・部分積生成部、２３・・・データセレクタ、２４・・
・加算器、Ｚ・・・部分積。
Claims (4)
- （１）乗数および被乗数の値に応じて２組の部分積を生
成する部分積生成手段およびこの部分積を加算する加算
手段を備えた演算ブロックを乗数もしくは被乗数のビッ
ト数に応じた数だけ配置し、上記各演算ブロックの加算
出力を一つの加算入力とする全加算器を必要な数だけ配
列し、これら各全加算器の他の加算入力として他の演算
ブロックからの加算出力が供給される他の全加算器の桁
上げ出力および和出力を供給するように構成したことを
特徴とする並列乗算器。 - （２）前記部分積生成手段がキャリー・ルック・アヘッ
ド方式を用いた加算器である特許請求の範囲第１項に記
載の並列乗算器。 - （３）前記部分積生成手段がブースのアルゴリズムに基
づいて部分積を生成するように構成される特許請求の範
囲第１項に記載の並列乗算器。 - （４）前記部分積の数がＮ（ただしＮは偶数）であると
き、前記演算ブロック内の加算手段で加算される二つの
部分積が第Ｋ番目と 第｛Ｋ＋（Ｎ／２）｝番目のものである特許請求の範囲
第１項に記載の並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087741A JPS61246837A (ja) | 1985-04-24 | 1985-04-24 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087741A JPS61246837A (ja) | 1985-04-24 | 1985-04-24 | 並列乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246837A true JPS61246837A (ja) | 1986-11-04 |
Family
ID=13923351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087741A Pending JPS61246837A (ja) | 1985-04-24 | 1985-04-24 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246837A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
| KR960042334A (ko) * | 1995-05-15 | 1996-12-21 | 김주용 | 병렬 독립 다중비트 가산기 |
| CN107977191A (zh) * | 2016-10-21 | 2018-05-01 | 中国科学院微电子研究所 | 一种低功耗并行乘法器 |
-
1985
- 1985-04-24 JP JP60087741A patent/JPS61246837A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
| KR960042334A (ko) * | 1995-05-15 | 1996-12-21 | 김주용 | 병렬 독립 다중비트 가산기 |
| CN107977191A (zh) * | 2016-10-21 | 2018-05-01 | 中国科学院微电子研究所 | 一种低功耗并行乘法器 |
| CN107977191B (zh) * | 2016-10-21 | 2021-07-27 | 中国科学院微电子研究所 | 一种低功耗并行乘法器 |
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