JPH01108761A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH01108761A JPH01108761A JP62265907A JP26590787A JPH01108761A JP H01108761 A JPH01108761 A JP H01108761A JP 62265907 A JP62265907 A JP 62265907A JP 26590787 A JP26590787 A JP 26590787A JP H01108761 A JPH01108761 A JP H01108761A
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- Japan
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- dmos
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は高耐圧を有する絶縁ゲート型ＦＥＴに関するも
のである。
のである。
く従来の技術〉
高耐圧を有する半導体素子として、絶縁ゲート型ＦＥＴ
（以下ＭＯ５ＦＥＴ）が一般に広く用いられている。該
ＭＯ５ＦＥＴの構造をＭ４図を参照しながら説明する。
（以下ＭＯ５ＦＥＴ）が一般に広く用いられている。該
ＭＯ５ＦＥＴの構造をＭ４図を参照しながら説明する。
Ｐ型シリコン基板ｌにＮ−エピタキシャル層２を形成し
、該Ｎ−エピタキシャル層２中にＭＯＳＦＥＴ の基板
（以下ベース）となるＰ型不純物低濃度拡散領域３を形
成する０該ベース領域３内にＮ型不純物を高濃度に、注
入してソース領域４を形成し、前記ペース領域８とＮ−
エピタキシャル層２を介して該Ｎ−エピタキシャル層２
にＮ型不純物を高濃度に添加或いは注入してドレイン領
域５を形成する。該ドレイン領域５と前記ソース領域４
との間のペース領域３上層はチャネルとして働き、該チ
ャネル領域上には絶縁膜を介してゲート電極６が形成さ
れ、またソース領域４、ドレイン領域５上にも夫々電極
７が形成されている〇 二ｔ＃Ｉ寵匣 この工うな構造のＭＯＳＦＥＴは特に極−一→ゆ＃に）
４亭闘噂ＭＯＳＦＥＴ （以下ＤＭＯ５）と呼ばれてい
る。前記ペース領域３への不純物注入はゲート電極６を
マスクとして自己整合的に行なわれるため、注入した不
純物を拡散する長時間の高温熱処理工程が工程上比較的
遅く、同一シリコン基板１上に形成されたＣＭＯＳ等の
他の半導体素子の信頼性に影響を与え易い。このため、
ペース領域３形成のための熱処理工程は短時間である必
要があり、結果的にペース領域３は比較的浅くなって（
約２μｍ）、電界集中が起こり易く、非常に高い耐圧を
得るのが困難となる。これを解決し、且つ工程を増やさ
ずに比較的深いペース領域を得る方法として、第５図に
示す如（、ＣＭＯＳＮチャネルトランジスタのウェル領
域８形成時に同時にペース領域９を形成する方法がある
０この時、０ＭＯ８Ｎチャネルトランジスタのウェル領
域８は比較的深く（約５μｍ）、且つ比較的低濃度（Ｎ
Ａ １０ ｃｍ ）である。
、該Ｎ−エピタキシャル層２中にＭＯＳＦＥＴ の基板
（以下ベース）となるＰ型不純物低濃度拡散領域３を形
成する０該ベース領域３内にＮ型不純物を高濃度に、注
入してソース領域４を形成し、前記ペース領域８とＮ−
エピタキシャル層２を介して該Ｎ−エピタキシャル層２
にＮ型不純物を高濃度に添加或いは注入してドレイン領
域５を形成する。該ドレイン領域５と前記ソース領域４
との間のペース領域３上層はチャネルとして働き、該チ
ャネル領域上には絶縁膜を介してゲート電極６が形成さ
れ、またソース領域４、ドレイン領域５上にも夫々電極
７が形成されている〇 二ｔ＃Ｉ寵匣 この工うな構造のＭＯＳＦＥＴは特に極−一→ゆ＃に）
４亭闘噂ＭＯＳＦＥＴ （以下ＤＭＯ５）と呼ばれてい
る。前記ペース領域３への不純物注入はゲート電極６を
マスクとして自己整合的に行なわれるため、注入した不
純物を拡散する長時間の高温熱処理工程が工程上比較的
遅く、同一シリコン基板１上に形成されたＣＭＯＳ等の
他の半導体素子の信頼性に影響を与え易い。このため、
ペース領域３形成のための熱処理工程は短時間である必
要があり、結果的にペース領域３は比較的浅くなって（
約２μｍ）、電界集中が起こり易く、非常に高い耐圧を
得るのが困難となる。これを解決し、且つ工程を増やさ
ずに比較的深いペース領域を得る方法として、第５図に
示す如（、ＣＭＯＳＮチャネルトランジスタのウェル領
域８形成時に同時にペース領域９を形成する方法がある
０この時、０ＭＯ８Ｎチャネルトランジスタのウェル領
域８は比較的深く（約５μｍ）、且つ比較的低濃度（Ｎ
Ａ １０ ｃｍ ）である。
〈発明が解決しょうとする問題点〉
ここで、ＤＭＯＳ内にはＮ型ソース領域１０、Ｐ型ベー
ス１Ｎ域９、Ｎ−エピタキシャル層１１及びＮ型ドレイ
ン領域１２にＬリラテラルＮＰＮバイポーラトランジス
タ構造が存在し、前述の如くペース領域９の不純物濃度
が比較的高く、バイポーラトランジスタ効果によりドレ
イン−ソース間のＯＮ状態での耐圧が低下するという問
題がある。
ス１Ｎ域９、Ｎ−エピタキシャル層１１及びＮ型ドレイ
ン領域１２にＬリラテラルＮＰＮバイポーラトランジス
タ構造が存在し、前述の如くペース領域９の不純物濃度
が比較的高く、バイポーラトランジスタ効果によりドレ
イン−ソース間のＯＮ状態での耐圧が低下するという問
題がある。
また、第５因に示す如くＣＭＯＳＮチャネルトランジス
タのウェル領域８とＤＭＯＳのペース領域９とを同一工
程にて形成するため、ＣＭＯＳＮチャネルトランジスタ
のスレッショルド電圧とＮチャネルＤＭＯ５）ランジス
タのスレッショルド電圧が同一であるか、或いはＮチャ
ネルＤＭＯＳ ）ランジスタではＰ型ベース領域９の横
方向拡散領域をチャネル領域として用いられることもあ
ってＮチャネルＤＭＯ５）ランジスタの方がＣＭＯＳＮ
チャネルトランジスタに比べてスレッショルド電圧が低
く形成される。ところが、−膜内にはＮチャネルＤＭＯ
５）ランジスタのスレッショルド電圧がＣＭＯＳＮチャ
ネルトランジスタのスレッショルド電圧エリも高く設定
されるため、６ＭＯ８Ｎチャネル、トランジスタにチャ
ネルドープを行なってＣＭＯＳＮチャネルトランジスタ
のスレッショルド電圧を低下させなければならないとい
う問題があるＯ く問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、第１導電型半導体基板に形成されるＦＥＴにおいて
、 ｇ１導電型不純物領域にて形成されたソース領域を囲む
、ペース領域は、 前記ペース領域を囲み、比較的浅く形成される第２導電
型不純物高濃度領域と、 該第２導電型不純物高濃度領域を囲み、比較的深く形成
される第２導電型不純物低濃度領域とからなる高耐圧半
導体装置を提供するものである０く作用〉 上述の如く、高耐圧ＤＭＯ５トランジスタのペース領域
をＬり浅い高濃度領域とエリ深い低濃度領域とで構成す
ることにエリ、より深い低濃度領域にてペース領域の電
界集中を緩和でき、同時に工り浅い高濃度領域の存在に
よりペース領域の抵抗を下げることができる０また、本
発明によるＤＭＯＳ）ランジスタをＣＭＯ５等他の半導
体素子と同一基板上に共通の工程を有して形成する場合
であっても、ペース領域が二重の拡散領域工りなるため
、ＤＭＯ５個有のスレッショルド電圧を制御することが
可能となる。
タのウェル領域８とＤＭＯＳのペース領域９とを同一工
程にて形成するため、ＣＭＯＳＮチャネルトランジスタ
のスレッショルド電圧とＮチャネルＤＭＯ５）ランジス
タのスレッショルド電圧が同一であるか、或いはＮチャ
ネルＤＭＯＳ ）ランジスタではＰ型ベース領域９の横
方向拡散領域をチャネル領域として用いられることもあ
ってＮチャネルＤＭＯ５）ランジスタの方がＣＭＯＳＮ
チャネルトランジスタに比べてスレッショルド電圧が低
く形成される。ところが、−膜内にはＮチャネルＤＭＯ
５）ランジスタのスレッショルド電圧がＣＭＯＳＮチャ
ネルトランジスタのスレッショルド電圧エリも高く設定
されるため、６ＭＯ８Ｎチャネル、トランジスタにチャ
ネルドープを行なってＣＭＯＳＮチャネルトランジスタ
のスレッショルド電圧を低下させなければならないとい
う問題があるＯ く問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、第１導電型半導体基板に形成されるＦＥＴにおいて
、 ｇ１導電型不純物領域にて形成されたソース領域を囲む
、ペース領域は、 前記ペース領域を囲み、比較的浅く形成される第２導電
型不純物高濃度領域と、 該第２導電型不純物高濃度領域を囲み、比較的深く形成
される第２導電型不純物低濃度領域とからなる高耐圧半
導体装置を提供するものである０く作用〉 上述の如く、高耐圧ＤＭＯ５トランジスタのペース領域
をＬり浅い高濃度領域とエリ深い低濃度領域とで構成す
ることにエリ、より深い低濃度領域にてペース領域の電
界集中を緩和でき、同時に工り浅い高濃度領域の存在に
よりペース領域の抵抗を下げることができる０また、本
発明によるＤＭＯＳ）ランジスタをＣＭＯ５等他の半導
体素子と同一基板上に共通の工程を有して形成する場合
であっても、ペース領域が二重の拡散領域工りなるため
、ＤＭＯ５個有のスレッショルド電圧を制御することが
可能となる。
〈実施例〉
以下、図面を用いて本発明の詳細な説明するが、本発明
はこれに限定されるものではないＯＭＩ肉は本発明の一
実施例を示す断面図であり、同一基板上にＤＭＯＳとＣ
ＭＯＳとを工程を共有させて形成する０先ず、＋０００
・ｍの（＋００）Ｐ型シリコン基板１３の一生面上にＩ
ＯΩ・ｍのＮ−エピタキシャル４１４を約２０μｍの膜
厚に成長させ、素子分離領域に前記Ｐ型シリコン基板１
３に達するＰ＋不純物拡散領域１５及び厚い酸化膜１６
を形成する。次いで拡散マスクを用いて前記Ｎ−エピタ
キシャル層■４にＰ型不純物を表面濃度にしてＩＸ １
０ ｍ６ｃｍ−３程度イオン注入した後、熱処理を行な
って５〜６μｍの深さの拡散領域を形成し、ＣＭＯＳの
Ｎチャネルトランジスタのウェル領域１７及びＤＭＯＳ
の第１のペース領域１８とする。
はこれに限定されるものではないＯＭＩ肉は本発明の一
実施例を示す断面図であり、同一基板上にＤＭＯＳとＣ
ＭＯＳとを工程を共有させて形成する０先ず、＋０００
・ｍの（＋００）Ｐ型シリコン基板１３の一生面上にＩ
ＯΩ・ｍのＮ−エピタキシャル４１４を約２０μｍの膜
厚に成長させ、素子分離領域に前記Ｐ型シリコン基板１
３に達するＰ＋不純物拡散領域１５及び厚い酸化膜１６
を形成する。次いで拡散マスクを用いて前記Ｎ−エピタ
キシャル層■４にＰ型不純物を表面濃度にしてＩＸ １
０ ｍ６ｃｍ−３程度イオン注入した後、熱処理を行な
って５〜６μｍの深さの拡散領域を形成し、ＣＭＯＳの
Ｎチャネルトランジスタのウェル領域１７及びＤＭＯＳ
の第１のペース領域１８とする。
次にゲート酸化膜１９を形成し、ゲート電極２０をポリ
シリコンで形成した後、該ゲート電極２０及び厚い酸化
膜１６をマスクとして０ＭＯ５の前記第１のペース領域
１８にＰ型不純物を表面濃度にして５Ｘ１０”ｔ−Ｉｎ
−３程度イオン注入し、更に熱処理を行なって２μｍの
深さの拡散領域を形成し、ＤＭＯ８の第２のペース領域
２１とする。続いて、従来公知の技術を用いて０ＭＯ５
のソース領域２２、ドレイン領域２３、ＣＭＯ５Ｎチャ
ネルトランジスタのソース、ドレイン領域２４、ＣＭＯ
５Ｐチャネルトランジスタのソース、ドレイン領域２５
を形成し、更にソース、ドレイン電極２６等を形成して
トランジスタを完成させる。
シリコンで形成した後、該ゲート電極２０及び厚い酸化
膜１６をマスクとして０ＭＯ５の前記第１のペース領域
１８にＰ型不純物を表面濃度にして５Ｘ１０”ｔ−Ｉｎ
−３程度イオン注入し、更に熱処理を行なって２μｍの
深さの拡散領域を形成し、ＤＭＯ８の第２のペース領域
２１とする。続いて、従来公知の技術を用いて０ＭＯ５
のソース領域２２、ドレイン領域２３、ＣＭＯ５Ｎチャ
ネルトランジスタのソース、ドレイン領域２４、ＣＭＯ
５Ｐチャネルトランジスタのソース、ドレイン領域２５
を形成し、更にソース、ドレイン電極２６等を形成して
トランジスタを完成させる。
この工うに０ＭＯ５）ランジスタのペース領域を工り浅
い高濃度領域と工り深い低濃度領域とで構成することに
エリ、工り深い領域で電界集中を緩和でき、高濃度であ
るためペース領域の抵抗は低い。また、ＤＭＯＳのペー
ス領域とＣＭＯ５Ｎチャネルトランジスタのウェル領域
は工程を共有して形成されるが、０ＭＯ５のベース領域
は２層からなり、ＤＭＯＳのスレッショルド電圧を左右
する第２のベース領域とＣＭＯ８Ｎチャネルトランジス
タのスレッショルド電圧を左右するウェル領域とは夫々
別の工程にて形成されるｔめ、０ＭＯ５のスレッシ。
い高濃度領域と工り深い低濃度領域とで構成することに
エリ、工り深い領域で電界集中を緩和でき、高濃度であ
るためペース領域の抵抗は低い。また、ＤＭＯＳのペー
ス領域とＣＭＯ５Ｎチャネルトランジスタのウェル領域
は工程を共有して形成されるが、０ＭＯ５のベース領域
は２層からなり、ＤＭＯＳのスレッショルド電圧を左右
する第２のベース領域とＣＭＯ８Ｎチャネルトランジス
タのスレッショルド電圧を左右するウェル領域とは夫々
別の工程にて形成されるｔめ、０ＭＯ５のスレッシ。
ルド電圧とＣＭＯ５Ｎチャネルトランジスタのスレッシ
ョルド電圧を個々に制御できる。
ョルド電圧を個々に制御できる。
上記本実施例において、本発明の０ＭＯ５を横型のトラ
ンジスタに適用したが、本発明はこれに限定されるもの
ではなく、第２図の如くミＰ型シリコン基板１３にアン
チモン等のＮ型の不純物を注入してＮ十埋込層２７を形
成し、またＮ−エピタキシャル層１４に前記Ｎ＋極■２
７に到達する鹸ドレイン領域２８を形成する縦型のトラ
ンジスタで構成されたものであっても工い。
ンジスタに適用したが、本発明はこれに限定されるもの
ではなく、第２図の如くミＰ型シリコン基板１３にアン
チモン等のＮ型の不純物を注入してＮ十埋込層２７を形
成し、またＮ−エピタキシャル層１４に前記Ｎ＋極■２
７に到達する鹸ドレイン領域２８を形成する縦型のトラ
ンジスタで構成されたものであっても工い。
また、上記本実施例において、０ＭＯ５をＣＭＯＳと同
一基板に形成したが、本発明はこれに限定されるもので
はなく、バイポーラトランジスタと同一基板に形成した
り、或いは第３図の如く、ＣＭＯ５等他の素子と工程を
共有させずＮ型半導体基板２９主面にソース３０１ゲー
ト３１、及びペース３２を有し、裏面にドレイン３３を
有するパワートランジスタであっても工い。
一基板に形成したが、本発明はこれに限定されるもので
はなく、バイポーラトランジスタと同一基板に形成した
り、或いは第３図の如く、ＣＭＯ５等他の素子と工程を
共有させずＮ型半導体基板２９主面にソース３０１ゲー
ト３１、及びペース３２を有し、裏面にドレイン３３を
有するパワートランジスタであっても工い。
更に上記本実施例において、ＤＭＯＳトランジスタをＮ
チャネルトランジスタを用いて説明したが、本発明はこ
れに限定されるものではなく、Ｐチャネルトランジスタ
であっても工い。
チャネルトランジスタを用いて説明したが、本発明はこ
れに限定されるものではなく、Ｐチャネルトランジスタ
であっても工い。
〈発明の効果〉
ＤＭＯ，Ｓ構造のトランジスタでは、ドレイン−ソース
間に高電圧を印加する場合、第１導電型半導 。
間に高電圧を印加する場合、第１導電型半導 。
体基板と第２導電型ペース領域との接合部に電圧のほと
んどが印加され、それに伴って空乏領域は第１導電型半
導体基板と第２導電型ベース領域の不純物濃度比に近似
的に反比例して拡がる０したがって本発明の如く、ペー
ス領域を比較的高濃度で浅い拡散領域と比較的低濃度で
深い拡散領域の二重構造に形成することに工り、ドレイ
ン−ソース間電圧によるベース領域への空乏領域の拡が
りを比較的低濃度で深いペース領域中へ十分広く拡ける
ことができて高耐圧化に効果があり、また比較的高濃度
で浅いベース領域の存在に工っで前記ペース領域中への
空乏領域の拡がりを制限できてソースへのパンチスルー
を防止できる効果がある。
んどが印加され、それに伴って空乏領域は第１導電型半
導体基板と第２導電型ベース領域の不純物濃度比に近似
的に反比例して拡がる０したがって本発明の如く、ペー
ス領域を比較的高濃度で浅い拡散領域と比較的低濃度で
深い拡散領域の二重構造に形成することに工り、ドレイ
ン−ソース間電圧によるベース領域への空乏領域の拡が
りを比較的低濃度で深いペース領域中へ十分広く拡ける
ことができて高耐圧化に効果があり、また比較的高濃度
で浅いベース領域の存在に工っで前記ペース領域中への
空乏領域の拡がりを制限できてソースへのパンチスルー
を防止できる効果がある。
また、比較的高濃度で浅いペース領域の存在にＬす、ベ
ース領域の抵抗が低下してＤＭＯＳ Ｆ ＥＴのＯＮ状
態におけるバイポーラトランジスタ構造による耐圧の低
下を改善できる。
ース領域の抵抗が低下してＤＭＯＳ Ｆ ＥＴのＯＮ状
態におけるバイポーラトランジスタ構造による耐圧の低
下を改善できる。
したがうて本発明は性能の高い高耐圧
ＤＭＯＳＦＥＴの製造に寄与するものである。
ｉ＠１図は本発明の第１の実施例を示す断面図、第２図
は本発明の第２の実施例を示す断面図、第３図は本発明
の第３の実施例を示す断面図、第４図％５図は従来例を
示す断面図である０１ＢＩＰ型シリコン基板 １４：Ｎ
−エピタキシャル層 １５：Ｐ＋不純物拡散領域 Ｉ６
：厚い酸化膜 １７：ウェル領域 １８：ｉｌのベース
領域 １９：ゲート酸化膜 ２０：ゲート電極２１：第
２のペース領域 ２２：ソース領域（ＤＭＯ３） ２
ａ ニドレイン領域（ＤＭＯ８）２４ 。 ソース、ドレイン領域（ＣＭＯ５Ｎチャネルトランジス
タ） ２５ニア−ｘ、トレイン領域（ＣＭＯＳＰ チ
ャネルトランジスタ） ２６：電極 ２７Ｎ＋埋込層
２８：Ｎ＋ドレイン領域 ２９：Ｎ型半導体基板 ３ｏ
：ソース ３夏：ゲート ３２：ベース ３３ニドレイ
ン 代理人 弁理士 杉 山 毅 至 （他１名）第１図 第２図
は本発明の第２の実施例を示す断面図、第３図は本発明
の第３の実施例を示す断面図、第４図％５図は従来例を
示す断面図である０１ＢＩＰ型シリコン基板 １４：Ｎ
−エピタキシャル層 １５：Ｐ＋不純物拡散領域 Ｉ６
：厚い酸化膜 １７：ウェル領域 １８：ｉｌのベース
領域 １９：ゲート酸化膜 ２０：ゲート電極２１：第
２のペース領域 ２２：ソース領域（ＤＭＯ３） ２
ａ ニドレイン領域（ＤＭＯ８）２４ 。 ソース、ドレイン領域（ＣＭＯ５Ｎチャネルトランジス
タ） ２５ニア−ｘ、トレイン領域（ＣＭＯＳＰ チ
ャネルトランジスタ） ２６：電極 ２７Ｎ＋埋込層
２８：Ｎ＋ドレイン領域 ２９：Ｎ型半導体基板 ３ｏ
：ソース ３夏：ゲート ３２：ベース ３３ニドレイ
ン 代理人 弁理士 杉 山 毅 至 （他１名）第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板に形成されるＦＥＴ（Ｆｉｅ
ｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）において、 第１導電型不純物領域で形成されたソース領域を囲む、
ベース領域は、 前記ソース領域を囲み、比較的浅く形成される第２導電
型不純物高濃度領域と、 該第２導電型不純物高濃度領域を囲み、比較的深く形成
される第２導電型不純物低濃度領域とからなることを特
徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265907A JPH01108761A (ja) | 1987-10-21 | 1987-10-21 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265907A JPH01108761A (ja) | 1987-10-21 | 1987-10-21 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108761A true JPH01108761A (ja) | 1989-04-26 |
Family
ID=17423757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265907A Pending JPH01108761A (ja) | 1987-10-21 | 1987-10-21 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259897A (ja) * | 2008-04-14 | 2009-11-05 | Denso Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
-
1987
- 1987-10-21 JP JP62265907A patent/JPH01108761A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259897A (ja) * | 2008-04-14 | 2009-11-05 | Denso Corp | 半導体装置 |
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