JPH01108772A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH01108772A JPH01108772A JP63240599A JP24059988A JPH01108772A JP H01108772 A JPH01108772 A JP H01108772A JP 63240599 A JP63240599 A JP 63240599A JP 24059988 A JP24059988 A JP 24059988A JP H01108772 A JPH01108772 A JP H01108772A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関するものであって
、特に簡単な自己整合された（ｓｅｌｆ−ａｌｌｇｎｅ
ｄ）エミッタ及びベース領域の製造工程で高速、高集積
のバイポーラトランジスタを形成する改良された半導体
装置の製造方法に関するものである。
、特に簡単な自己整合された（ｓｅｌｆ−ａｌｌｇｎｅ
ｄ）エミッタ及びベース領域の製造工程で高速、高集積
のバイポーラトランジスタを形成する改良された半導体
装置の製造方法に関するものである。
［従来の技術］
一般的に、バイポーラトランジスタの動作速度及び雑音
に対する免疫特性を向上させるためには、ベース領域の
抵抗Ｒｂを減少させなければならない。
に対する免疫特性を向上させるためには、ベース領域の
抵抗Ｒｂを減少させなければならない。
通常的なバイポーラトランジスタではベース抵抗Ｒｈは
、エミッタ領域下部の活性ベース領域（Ａｃｔｌｖｅ
ＲｅｇｉｏｎまたはＩｎｔｒｌｎｓｌｃ Ｂａ５ｅ ）
の抵抗Ｒ１と、エミッタ領域のエツジ（Ｅｄｇｅ）部分
と、バルクベース領域（Ｂｕｌｋ Ｂａ５ｅ Ｒｅｇｌ
ｏｎ又はＥｘｔｒｌｎｓｌｃ Ｂａ５ｅ）の接続領域か
らのバルクベース領域の抵抗Ｒ２で形成される。
、エミッタ領域下部の活性ベース領域（Ａｃｔｌｖｅ
ＲｅｇｉｏｎまたはＩｎｔｒｌｎｓｌｃ Ｂａ５ｅ ）
の抵抗Ｒ１と、エミッタ領域のエツジ（Ｅｄｇｅ）部分
と、バルクベース領域（Ｂｕｌｋ Ｂａ５ｅ Ｒｅｇｌ
ｏｎ又はＥｘｔｒｌｎｓｌｃ Ｂａ５ｅ）の接続領域か
らのバルクベース領域の抵抗Ｒ２で形成される。
しかし、活性ベース領域の面積は、遮断周波数や電流利
得等のトランジスタの特性と密接な関係があるので、抵
抗Ｒ１を変更することは困難である。
得等のトランジスタの特性と密接な関係があるので、抵
抗Ｒ１を変更することは困難である。
従って、ベース抵抗Ｒｂを減らすためには、バルクベー
ス領域の抵抗Ｒ２を減らさなければならない。
ス領域の抵抗Ｒ２を減らさなければならない。
第１図は、バルクベース領域に高濃度の不純物を拡散さ
せ、ベース領域の抵抗を減少させたＮＰＮ型バイポーラ
トランジスタの構造の概略的な断面図を示すものであり
、図中、コレクタ領域ＣはＰ型車結晶シリコン基板上に
形成されたＮ型エピタキシアル層であり、ベース領域Ｂ
はＰ型拡散層で、エミッタ領域Ｅは高濃度Ｎ型拡散履を
示す。
せ、ベース領域の抵抗を減少させたＮＰＮ型バイポーラ
トランジスタの構造の概略的な断面図を示すものであり
、図中、コレクタ領域ＣはＰ型車結晶シリコン基板上に
形成されたＮ型エピタキシアル層であり、ベース領域Ｂ
はＰ型拡散層で、エミッタ領域Ｅは高濃度Ｎ型拡散履を
示す。
前記フレフタ、ベース、エミッタが形成された基板上に
は絶縁膜１が形成されており、エミッタＥ、 ベース
Ｂ、コレクタＣの各領域の一部分には金属電極２． ３
． ４が形成されている。
は絶縁膜１が形成されており、エミッタＥ、 ベース
Ｂ、コレクタＣの各領域の一部分には金属電極２． ３
． ４が形成されている。
前記ペニス領域Ｂは、エミッタ下部の活性ベース領域で
あるＰ型領域ａと、高濃度Ｐ拡散層のバルクベース領域
である領域すに分けられ、領域ａの抵抗は高抵抗である
抵抗Ｒ１、領域すの抵抗は低抵抗である抵抗Ｒ２である
。
あるＰ型領域ａと、高濃度Ｐ拡散層のバルクベース領域
である領域すに分けられ、領域ａの抵抗は高抵抗である
抵抗Ｒ１、領域すの抵抗は低抵抗である抵抗Ｒ２である
。
第１図では、前述した通り、バルクベース領域すに高濃
度Ｐ不純物を拡散させて抵抗Ｒ２を減少させたので、直
列に連結された抵抗Ｒ１と抵抗Ｒ２の和である全体的の
ベース抵抗を減少させることができる。
度Ｐ不純物を拡散させて抵抗Ｒ２を減少させたので、直
列に連結された抵抗Ｒ１と抵抗Ｒ２の和である全体的の
ベース抵抗を減少させることができる。
第１図における領域ａ・と領域すを形成する時は、２回
に亘るイオン注入工程で形成するのであるが、領域すは
エミッタ領域に最大限近くて、しかも、重ならないこと
が望ましい。なぜなら、領域すがエミッタ領域Ｅから遠
ざかれば、領域ａが拡張されて抵抗Ｒ１が増加するよう
になり、また、高濃度Ｐ型である領域すが高濃度Ｎ型で
あるエミッタ領域Ｅに近寄って重なるようになれば、縮
退（ｄｅｇｒａｄａｔｌｏｎ）されて漏洩電流が大きく
なり、ノイズ特性が悪くなるからである。
に亘るイオン注入工程で形成するのであるが、領域すは
エミッタ領域に最大限近くて、しかも、重ならないこと
が望ましい。なぜなら、領域すがエミッタ領域Ｅから遠
ざかれば、領域ａが拡張されて抵抗Ｒ１が増加するよう
になり、また、高濃度Ｐ型である領域すが高濃度Ｎ型で
あるエミッタ領域Ｅに近寄って重なるようになれば、縮
退（ｄｅｇｒａｄａｔｌｏｎ）されて漏洩電流が大きく
なり、ノイズ特性が悪くなるからである。
［発明が解決しようとする課題］
しかしながら、上記のように、領域すがエミッタ領域Ｅ
ど最大限近付け、かつ、縮退現象が生じないようにして
ベース領域の抵抗Ｒｂを減少させるためには、自己整合
方式（ｓｅｌｆ−ａｌｌｇｎ ｍｅｔｈｏｄ）を使用す
るが、この方式は複雑な工程を経なければならないので
、ＮＰＮ）ランジスタ特性の再現性面で不利な点があっ
た。
ど最大限近付け、かつ、縮退現象が生じないようにして
ベース領域の抵抗Ｒｂを減少させるためには、自己整合
方式（ｓｅｌｆ−ａｌｌｇｎ ｍｅｔｈｏｄ）を使用す
るが、この方式は複雑な工程を経なければならないので
、ＮＰＮ）ランジスタ特性の再現性面で不利な点があっ
た。
一方、所望の構造の浅い（Ｓｈａｌｌｏｗ）エミツタ幅
を有し、特性を低下させないＮＰＮ ）ランジスタを製
造するためには、低温状態において、側面には成長しな
いで、厚さ方向にだけ厚い酸化膜を成長きせるごとので
きる特殊装備が必要であった。
を有し、特性を低下させないＮＰＮ ）ランジスタを製
造するためには、低温状態において、側面には成長しな
いで、厚さ方向にだけ厚い酸化膜を成長きせるごとので
きる特殊装備が必要であった。
本発明は、上記の課題を解決するものであって、特殊装
備を必要とせず、簡単な製造工程で、ベー。
備を必要とせず、簡単な製造工程で、ベー。
スの高濃度領域と高濃度エミッタ領域が縮退された状態
でなり、シかも、最大限近く形成されることができる改
良された自己整合方式のバイポーラトランジスタの製造
方法を提供することを目的とするものである。
でなり、シかも、最大限近く形成されることができる改
良された自己整合方式のバイポーラトランジスタの製造
方法を提供することを目的とするものである。
［課題を解決するための手段］
上記の目的を達成するために、本発明のバイポーラトラ
ンジスタの製造方法は、第１導電型のシリコン基板上に
第１導電型のコレクタ領域と、コレクタ領域内の第２導
電型のベース領域と、ベース領域内の第１導電型のエミ
ッタ領域を具備するバイポーラトランジスタの製造方法
において、ベース及びエミッタ領域の形成方法が （ａ）前記ベースが形成される領域に第１ベースの領域
を形成するために第２導電型のイオン注入をする工程 （ｂ）基板全面にマスキングをするために、窒化膜層と
酸化ＢＮＩを順次的に形成して、エミッタが形成される
領域を除く残りの領域の酸化膜層と窒化膜層をエツチン
グして、マスキング層を形成する工程 （ｃ）前記エミッタが形成される領域の窒化膜層と酸化
ａ層のマスキング層をマスクとして第２ベース領域を形
成するために、前記（ａ）工程のイオン注入のドーズよ
り高いドーズでベースが形成される領域に第２導電型の
イオンを注入する工程（ｄ）エミッタ領域を定義するた
めに、前記マスキングのための窒化膜層の側壁をエツチ
ングする工程 （ｅ）前記マスキングのための酸化膜層を除去して、前
記（ａ）及び（ｃ）工程でイオン注入された領域を活性
化す・るための熱処理工程をした後、前記窒化膜層をマ
スクとして所定の酸化膜層を形成する工程 Ｃｆ）前記窒化膜層を除去−して、エミッタが形成され
る領域及びコレクタ接続領域に窓を形成する工程 （ｇ）前記基板全面に多結晶シリコン層を形成して、前
記多結晶シリコン層上に第１導電型のイオン注入をする
工程 （ｈ）多結晶シリコンエミッタ接続部と多結晶シリフン
コレクタ接続部を形成するために、ドーピングされた多
結晶シリコン層をエツチングする工程 （ｉ）前記基板上部に保護膜層である酸化膜層を形成し
て、エミッタ領域形成のため熱処理をする工程 （ｊ）エミッタ、ベース及びコレクタ領域の電極接続の
ための窓を形成する工程 （ｋ）前記の窓を通じて導体層に金属の配線を接続する
工程 で行われることを特徴とする。
ンジスタの製造方法は、第１導電型のシリコン基板上に
第１導電型のコレクタ領域と、コレクタ領域内の第２導
電型のベース領域と、ベース領域内の第１導電型のエミ
ッタ領域を具備するバイポーラトランジスタの製造方法
において、ベース及びエミッタ領域の形成方法が （ａ）前記ベースが形成される領域に第１ベースの領域
を形成するために第２導電型のイオン注入をする工程 （ｂ）基板全面にマスキングをするために、窒化膜層と
酸化ＢＮＩを順次的に形成して、エミッタが形成される
領域を除く残りの領域の酸化膜層と窒化膜層をエツチン
グして、マスキング層を形成する工程 （ｃ）前記エミッタが形成される領域の窒化膜層と酸化
ａ層のマスキング層をマスクとして第２ベース領域を形
成するために、前記（ａ）工程のイオン注入のドーズよ
り高いドーズでベースが形成される領域に第２導電型の
イオンを注入する工程（ｄ）エミッタ領域を定義するた
めに、前記マスキングのための窒化膜層の側壁をエツチ
ングする工程 （ｅ）前記マスキングのための酸化膜層を除去して、前
記（ａ）及び（ｃ）工程でイオン注入された領域を活性
化す・るための熱処理工程をした後、前記窒化膜層をマ
スクとして所定の酸化膜層を形成する工程 Ｃｆ）前記窒化膜層を除去−して、エミッタが形成され
る領域及びコレクタ接続領域に窓を形成する工程 （ｇ）前記基板全面に多結晶シリコン層を形成して、前
記多結晶シリコン層上に第１導電型のイオン注入をする
工程 （ｈ）多結晶シリコンエミッタ接続部と多結晶シリフン
コレクタ接続部を形成するために、ドーピングされた多
結晶シリコン層をエツチングする工程 （ｉ）前記基板上部に保護膜層である酸化膜層を形成し
て、エミッタ領域形成のため熱処理をする工程 （ｊ）エミッタ、ベース及びコレクタ領域の電極接続の
ための窓を形成する工程 （ｋ）前記の窓を通じて導体層に金属の配線を接続する
工程 で行われることを特徴とする。
［実施例コ
以下、図面を参照しつつ実施例を説明する。
第２（Ａ）〜（Ｍ）図は、本発明による１実施例の製造
工程を示す図である。
工程を示す図である。
基板の出発物質はＰ型車結晶シリコンウェーハで、この
シリコンウェーハは抵抗率が１０〜２００ａｍであり、
結晶面は（１００）である。
シリコンウェーハは抵抗率が１０〜２００ａｍであり、
結晶面は（１００）である。
第２（Ａ）図に示す通り、前記Ｐ型車結晶シリコン基板
１を通常の酸化処理工程に依り、前記基板１の全面にマ
スキングのための第１シリコン酸化膜層２を８０００〜
８０００Ａに形成した後、前記酸化８３１！２の上部に
フォトレジスト３を塗布して、ＮＰＮ）ランジスタの埋
没層（Ｂｕｒｉｅｄ Ｌａｙｅｒ）を形成するための窓
４を通常の写真蝕刻方法（ｐｈｏｔｏｌｔｔｈｏｇｒａ
ｐｆｙ）で形成した後、前記フォトレジストを除去して
、ヒ素を適正なエネルギを与えて、ドーズ（ｄｏｓｅ）
を５Ｘ １０”〜８ Ｘ Ｉ Ｏ”ｔｏｎｓ／ａｍ”に
イオン注入することにより、Ｎ型イオン注入領域５を形
成する。
１を通常の酸化処理工程に依り、前記基板１の全面にマ
スキングのための第１シリコン酸化膜層２を８０００〜
８０００Ａに形成した後、前記酸化８３１！２の上部に
フォトレジスト３を塗布して、ＮＰＮ）ランジスタの埋
没層（Ｂｕｒｉｅｄ Ｌａｙｅｒ）を形成するための窓
４を通常の写真蝕刻方法（ｐｈｏｔｏｌｔｔｈｏｇｒａ
ｐｆｙ）で形成した後、前記フォトレジストを除去して
、ヒ素を適正なエネルギを与えて、ドーズ（ｄｏｓｅ）
を５Ｘ １０”〜８ Ｘ Ｉ Ｏ”ｔｏｎｓ／ａｍ”に
イオン注入することにより、Ｎ型イオン注入領域５を形
成する。
次に、１５０〜１２００℃の雰囲気で２〜４時間時間前
記Ｎ型イオン注入領域を活性化して、高濃度Ｎ型半導体
領域６を形成する。
記Ｎ型イオン注入領域を活性化して、高濃度Ｎ型半導体
領域６を形成する。
この時、前記イオン注入領域上部の基板領域には、酸化
処理工程の場合と同じく酸化膜ＪＩ７が形成される。
処理工程の場合と同じく酸化膜ＪＩ７が形成される。
次に、基板全面にフォトレジストを塗布して、前記Ｎ型
半導体領域６の素子分離のための第１素子分離領域を形
成するために窓８を通常の写真蝕刻方法でＮ型半導体領
域６の周囲に形成した後、前記フォトレジストを除去し
て基板全面に通常の方法で薄い第２酸化膜層９を形成す
る。
半導体領域６の素子分離のための第１素子分離領域を形
成するために窓８を通常の写真蝕刻方法でＮ型半導体領
域６の周囲に形成した後、前記フォトレジストを除去し
て基板全面に通常の方法で薄い第２酸化膜層９を形成す
る。
次に、前記窓領域に形成された薄い酸化膜層８を通じて
ホウ素を適正エネルギとドーズでイオン注入をした後、
通常の方法で前記イオン注入された不純物イオン等を活
性化して第１Ｐ型半導体領域１０を形成する。
ホウ素を適正エネルギとドーズでイオン注入をした後、
通常の方法で前記イオン注入された不純物イオン等を活
性化して第１Ｐ型半導体領域１０を形成する。
次に、基板上部の酸化膜層等を全部除去して、基板上部
全面に第２（ｃ）図に示す通り、Ｎ型エピタキシアル層
１１を形成する。
全面に第２（ｃ）図に示す通り、Ｎ型エピタキシアル層
１１を形成する。
前記エピタキシアル層１１の成長時、前記Ｎ型半導体領
域６とＰ型半導体領域１０が活性化して、基板１とエピ
タキシアル層１１に跨るＮ型のＷ設層１３とＰ型の第１
素子分離領域１２を形成するようになる。
域６とＰ型半導体領域１０が活性化して、基板１とエピ
タキシアル層１１に跨るＮ型のＷ設層１３とＰ型の第１
素子分離領域１２を形成するようになる。
次に、第２（Ｄ）図に示す通り、前記エピタキシアル層
の上部全面に通常の熱酸化方法で第３酸化膜層１４を形
成して、第２素子分離領域を形成するために通常の写真
蝕刻方法でフォトマスク１５を形成した後、ホウ素を適
正エネルギでドーズを３ Ｘ １０”〜５ Ｘ １０”
ｔｏｎｓ／ａｍ”程度にイオン注入をして、第２ｐ型イ
オン注入領域１６を形成する。
の上部全面に通常の熱酸化方法で第３酸化膜層１４を形
成して、第２素子分離領域を形成するために通常の写真
蝕刻方法でフォトマスク１５を形成した後、ホウ素を適
正エネルギでドーズを３ Ｘ １０”〜５ Ｘ １０”
ｔｏｎｓ／ａｍ”程度にイオン注入をして、第２ｐ型イ
オン注入領域１６を形成する。
次に、前記フォトマスク１５を除去して、基板全面にＳ
ｉ＊Ｎａである第１窒化膜層１７を通常のＣＶＤ （ｃ
ｈｅｍｌｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｌｔｌｏｎ）
方法で１０００〜２０００人形成した後、前記第１窒化
膜上部全面にフォトレジストを塗布して、第２（Ｅ）図
に示す通り、素子のアクティブ領域（ムｃｔｉｖｅ Ｒ
ｅｇｌｏｎ）が形成される部分を除く残りの部分の第１
窒化膜層１７を通常の写真蝕刻方法でエツチングする。
ｉ＊Ｎａである第１窒化膜層１７を通常のＣＶＤ （ｃ
ｈｅｍｌｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｌｔｌｏｎ）
方法で１０００〜２０００人形成した後、前記第１窒化
膜上部全面にフォトレジストを塗布して、第２（Ｅ）図
に示す通り、素子のアクティブ領域（ムｃｔｉｖｅ Ｒ
ｅｇｌｏｎ）が形成される部分を除く残りの部分の第１
窒化膜層１７を通常の写真蝕刻方法でエツチングする。
次に、フィールド領域を形成するために、前記工程で第
１窒化膜が除去されて露出された第３酸化膜層１４部位
に通常の湿式熱酸化方法で８０００〜１００００人の第
４酸化膜層１８を形成する。この時、前記窒化膜層下部
の第３酸化膜層は、前記第１窒化膜のマスク作用により
成長しない。
１窒化膜が除去されて露出された第３酸化膜層１４部位
に通常の湿式熱酸化方法で８０００〜１００００人の第
４酸化膜層１８を形成する。この時、前記窒化膜層下部
の第３酸化膜層は、前記第１窒化膜のマスク作用により
成長しない。
次に、前記第１窒化膜層１７と第１窒化膜層下部の酸化
膜層１４を通常の方法で除去して、通常の酸化処理工程
で第５酸化膜［１１９を形成した後、Ｎ０シンク（ｓａ
ｎｋ）領域を形成するためにフォトマスク２０を形成し
、適正エネルギでドーズは９×１０１４〜３ Ｘ １０
”５ｏｎｓ／ ａｍ”程度にして燐イオンを注入し、
Ｎ型イオン注入領域２１を第２（Ｇ）図のように形成す
る。
膜層１４を通常の方法で除去して、通常の酸化処理工程
で第５酸化膜［１１９を形成した後、Ｎ０シンク（ｓａ
ｎｋ）領域を形成するためにフォトマスク２０を形成し
、適正エネルギでドーズは９×１０１４〜３ Ｘ １０
”５ｏｎｓ／ ａｍ”程度にして燐イオンを注入し、
Ｎ型イオン注入領域２１を第２（Ｇ）図のように形成す
る。
次に、通常の方法で前記Ｎ４シンク形成のためのＮ型イ
オン注入領域２１を活性化して、Ｎ型埋没［１３と連結
されるＮ型シンク領域２２を形成する。
オン注入領域２１を活性化して、Ｎ型埋没［１３と連結
されるＮ型シンク領域２２を形成する。
この時、前記第１及び第２素子分離領域１２．１８も又
活性化して、一つの素子分離領域２３を形成するように
なる。
活性化して、一つの素子分離領域２３を形成するように
なる。
一方、ＮＰＮバイポーラトランジスタが多結晶シリコン
抵抗と同一基板上に形成される必要があれば、前記工程
後に多結晶シリコン抵抗を形成して、次の工程に移行す
ればよい。
抵抗と同一基板上に形成される必要があれば、前記工程
後に多結晶シリコン抵抗を形成して、次の工程に移行す
ればよい。
前記の通り、素子分離領域とシンク領域が形成された後
に、ＮＰＮトランジスタの第１ベース形成のためフォト
マスク２４を形成し、適正エネルギでドーズは３ Ｘ
Ｉ Ｑ Ｉｓ〜７ Ｘ １０ ”ｌｏｎｇ／ ａｍ”程
度でホウ素イオン注入をして、第１ベースイオン注入領
域２５を形成する。
に、ＮＰＮトランジスタの第１ベース形成のためフォト
マスク２４を形成し、適正エネルギでドーズは３ Ｘ
Ｉ Ｑ Ｉｓ〜７ Ｘ １０ ”ｌｏｎｇ／ ａｍ”程
度でホウ素イオン注入をして、第１ベースイオン注入領
域２５を形成する。
次に、前記フォトマスク２４を除去し、基板全面に５Ｌ
ｓＮａである第２窒化膜層２６を通常の方法で形成して
、前記第２窒化膜層の上部に第６低温酸化膜ＪＩｌ（Ｌ
ｏｗ Ｔｅｍｐａｒａｔｕｒｅ ０ｘｌｄｅ） ２７を
形成した後、前記第６低温酸化膜層２７の密度を高める
ために熱処理工程（Ｄｅｎｓｌｆｌｃａｔｌｏｎ）を行
う。
ｓＮａである第２窒化膜層２６を通常の方法で形成して
、前記第２窒化膜層の上部に第６低温酸化膜ＪＩｌ（Ｌ
ｏｗ Ｔｅｍｐａｒａｔｕｒｅ ０ｘｌｄｅ） ２７を
形成した後、前記第６低温酸化膜層２７の密度を高める
ために熱処理工程（Ｄｅｎｓｌｆｌｃａｔｌｏｎ）を行
う。
次に、エミッタ領域を形成するために通常の写真蝕刻工
程でエミッタが形成される領域を除く鋸燐尾領域をエツ
チングし、第２ベース形成のためフォトマスク２８を形
成して、端正エネルギでドーズは５ Ｘ １０”〜９
Ｘ １０”５ｏｎｓ／ａｍ”程度にホウ素イオンを注入
し、第２（Ｉ）図のように第２ベースイオン注入領域２
９を形成する。
程でエミッタが形成される領域を除く鋸燐尾領域をエツ
チングし、第２ベース形成のためフォトマスク２８を形
成して、端正エネルギでドーズは５ Ｘ １０”〜９
Ｘ １０”５ｏｎｓ／ａｍ”程度にホウ素イオンを注入
し、第２（Ｉ）図のように第２ベースイオン注入領域２
９を形成する。
次に、前記フォトマスク２８を除去した後、１２ｏ−ｔ
ｓｏ℃の燐酸溶液で１〜３時間程度第２窒化膜をエツチ
ングすれば、前記第２窒化膜の側壁がエツチングされる
（第２（Ｉ−ａ）図）。
ｓｏ℃の燐酸溶液で１〜３時間程度第２窒化膜をエツチ
ングすれば、前記第２窒化膜の側壁がエツチングされる
（第２（Ｉ−ａ）図）。
この工程の目的は、第２ベース側の高濃度ホウ素領域と
、以後形成される高濃度Ｎ型エミッタ領域が直接相接し
ないようにするためである。
、以後形成される高濃度Ｎ型エミッタ領域が直接相接し
ないようにするためである。
次に、第６低温酸化膜層２７を除去し、第２（Ｉ−ｂ）
図のように、通常の熱処理工程で前記イオン注入された
ベース領域２５．２９を活性化して第１及び第２ベース
領域３０．３１を形成した後、通常の酸化工程で第７酸
化膜層３２を形成する（第２（Ｉ−ｃ）図）。
図のように、通常の熱処理工程で前記イオン注入された
ベース領域２５．２９を活性化して第１及び第２ベース
領域３０．３１を形成した後、通常の酸化工程で第７酸
化膜層３２を形成する（第２（Ｉ−ｃ）図）。
次に、前記第２窒化膜層２Ｂを除去し、第１ベース領域
上部のエミッタが形成される領域５ｏと、ＮＰＮ トラ
ンジスタのコレクタ接続領域８ｏの酸化膜層を除去して
、第２（Ｊ）図のように形成する。この時、第２窒化膜
のあった部位がエミッタ接続部となる。
上部のエミッタが形成される領域５ｏと、ＮＰＮ トラ
ンジスタのコレクタ接続領域８ｏの酸化膜層を除去して
、第２（Ｊ）図のように形成する。この時、第２窒化膜
のあった部位がエミッタ接続部となる。
次に、基板全体に通常のＬＰＣＶＤ （Ｌｏｗ Ｐｒｏ
ｓｓｕｒｅ Ｃｈｅｗｌｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｊｔｌｏｎ）方法で１５００〜３０００人の多結晶シ
リコン層を形成し、前記多結晶シリコン層全面に適正エ
ネルギで、ドーズは４×１０ ”ｗ ９ Ｘ Ｉ Ｏ”
Ｉｏｎｓ／ ｃｍ”程度にしてヒ素イオン注入をした後
、１０００−１０５０’Ｃ程度の窒素（Ｎ＊）雰囲気で
３０〜５０分間アニーリング（ａｎｎｅａｌｌｎｇ）す
る。
ｓｓｕｒｅ Ｃｈｅｗｌｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｊｔｌｏｎ）方法で１５００〜３０００人の多結晶シ
リコン層を形成し、前記多結晶シリコン層全面に適正エ
ネルギで、ドーズは４×１０ ”ｗ ９ Ｘ Ｉ Ｏ”
Ｉｏｎｓ／ ｃｍ”程度にしてヒ素イオン注入をした後
、１０００−１０５０’Ｃ程度の窒素（Ｎ＊）雰囲気で
３０〜５０分間アニーリング（ａｎｎｅａｌｌｎｇ）す
る。
この時、前記領域５０と６０を通じて多結晶シリコン中
のヒ素イオン等が第１ベース領域３０とＮ◆シンク領域
２２に注入され、イオン注入領域３３．３４を形成する
ようになる（第２（Ｊ−ａ）図）。
のヒ素イオン等が第１ベース領域３０とＮ◆シンク領域
２２に注入され、イオン注入領域３３．３４を形成する
ようになる（第２（Ｊ−ａ）図）。
次に、多結晶シリコンエミッタ接続部３５と、多結晶シ
リコンコレクタ接続部３６を形成するために、写真蝕刻
工程で多結晶シリコン層を第２（Ｋ）図のように形成す
る。
リコンコレクタ接続部３６を形成するために、写真蝕刻
工程で多結晶シリコン層を第２（Ｋ）図のように形成す
る。
次に、基板全面に３０００〜４０００人の第８低温酸化
膜層３７を通常の方法で形成し、エミッタ領域形成のた
めの熱処理工程をして、浅いジャンクシーン（Ｓｈａｌ
ｌｏｗ Ｊｕｎｃｔｌｏｎ）を有するエミッタ領域３８
を形成した後、通常の写真蝕刻工程でエミッタベース及
びコレクタの電極形成のための接続窓３９．４０，４１
を第２（Ｌ）図のように形成する。
膜層３７を通常の方法で形成し、エミッタ領域形成のた
めの熱処理工程をして、浅いジャンクシーン（Ｓｈａｌ
ｌｏｗ Ｊｕｎｃｔｌｏｎ）を有するエミッタ領域３８
を形成した後、通常の写真蝕刻工程でエミッタベース及
びコレクタの電極形成のための接続窓３９．４０，４１
を第２（Ｌ）図のように形成する。
次に、前記基板全面にＷ Ｓ ｉ ＊のシリサイド層を
通常の方法で形成し、選択的にエツチングをして、エミ
ッタ、ベース及びコレクタ電極接続領域を除く残りの領
域のシリサイドを除去する。
通常の方法で形成し、選択的にエツチングをして、エミ
ッタ、ベース及びコレクタ電極接続領域を除く残りの領
域のシリサイドを除去する。
次に、基板全面に通常の方法で１％のシリコンが含まれ
たアルミニウムを７０００〜９０００人程度形成して、
通常の写真蝕刻工程でエミッタ電極４３、ベース電極４
４及びフレフタ電極４５の領域を除く残りの領域のアル
ミニウムを除いた後アロイ（ｘ＋＋ｏｙ）を行う。
たアルミニウムを７０００〜９０００人程度形成して、
通常の写真蝕刻工程でエミッタ電極４３、ベース電極４
４及びフレフタ電極４５の領域を除く残りの領域のアル
ミニウムを除いた後アロイ（ｘ＋＋ｏｙ）を行う。
［作用及び発明の効果］
以上の説明から明らかなように、本発明によれば、低温
酸化膜と第２窒化膜の二重層を使用して窒化膜の側壁を
エツチングし、バイポーラトランジスタのエミッタを自
己整合せしめるようにしたので、高濃度Ｎ型のエミッタ
と高濃度Ｐ型の第２ベースが近寄っていながらも相接す
ることはなく、漏洩電流を少なくすることができるもの
である。
酸化膜と第２窒化膜の二重層を使用して窒化膜の側壁を
エツチングし、バイポーラトランジスタのエミッタを自
己整合せしめるようにしたので、高濃度Ｎ型のエミッタ
と高濃度Ｐ型の第２ベースが近寄っていながらも相接す
ることはなく、漏洩電流を少なくすることができるもの
である。
また、本発明は、エミッタとベースが自己整合されるこ
とにより、別途に整合する方法に比してエミッタとベー
ス間の距離をより近接するように設計することができる
ので、ベース抵抗が低減され、従来より動作速度を向上
させることができる。
とにより、別途に整合する方法に比してエミッタとベー
ス間の距離をより近接するように設計することができる
ので、ベース抵抗が低減され、従来より動作速度を向上
させることができる。
更に、本発明においては、ドーピングされた単結晶シリ
コンをエミブタ拡散源（Ｅｍｉｔｔｅｒ Ｄｉｆｆｕｇ
Ｓｏｎ ５ｏｕｒｃｅ）に使用することにより、直流電
流の増幅率（ｈ ＦＥ）の線型性を非常に良好にするこ
とができる。
コンをエミブタ拡散源（Ｅｍｉｔｔｅｒ Ｄｉｆｆｕｇ
Ｓｏｎ ５ｏｕｒｃｅ）に使用することにより、直流電
流の増幅率（ｈ ＦＥ）の線型性を非常に良好にするこ
とができる。
また更に、本発明においては、多結晶シリコンエミッタ
を使用するので、金属接続エミッタを使用するバイポー
ラトランジスタと比較すると直流電流の増幅率が３〜４
倍と大きくなり、従って、同一レベルの直流電流の増幅
率を得ようとするとき、ベースの濃度を増加させること
ができるので、早期突接は現象（Ｐｒｅ−ａｔｕｒｅ
Ｐｕｎｃｈτｈｒｏｕｇｂ）の影響なしに浅いベースジ
ャンクシーンが可能であり、素子の動作速度を向上させ
ることができるものである。
を使用するので、金属接続エミッタを使用するバイポー
ラトランジスタと比較すると直流電流の増幅率が３〜４
倍と大きくなり、従って、同一レベルの直流電流の増幅
率を得ようとするとき、ベースの濃度を増加させること
ができるので、早期突接は現象（Ｐｒｅ−ａｔｕｒｅ
Ｐｕｎｃｈτｈｒｏｕｇｂ）の影響なしに浅いベースジ
ャンクシーンが可能であり、素子の動作速度を向上させ
ることができるものである。
第１図は従来のＮＰＮバイポーラトランジスタの概略的
な部分断面図、第２図は本発明によるバイポーラトラン
ジスタの製造工程を示す図である。 出願人 三星半導体通信株式会社 ・代理人 弁珪士 菅 井 英 雄（外５名）第１図 第２図 第２図 第２図 第２図
な部分断面図、第２図は本発明によるバイポーラトラン
ジスタの製造工程を示す図である。 出願人 三星半導体通信株式会社 ・代理人 弁珪士 菅 井 英 雄（外５名）第１図 第２図 第２図 第２図 第２図
Claims (2)
- （１）第１導電型のシリコン基板上に第１導電型のコレ
クタ領域と、コレクタ領域内の第２導電型のベース領域
と、ベース領域内の第１導電型のエミッタ領域を具備す
るバイポーラトランジスタの製造方法において、ベース
及びエミッタ領域の形成方法が下記の工程で行われるこ
とを特徴とするバイポーラトランジスタの製造方法。 （ａ）前記ベースが形成される領域に第１ベースの領域
を形成するために第２導電型のイオン注入をする工程 （ｂ）基板全面にマスキングをするために、窒化膜層と
酸化膜層を順次的に形成して、エミッタが形成される領
域を除く残りの領域の酸化膜層と窒化膜層をエッチング
して、マスキング層を形成する工程 （ｃ）前記エミッタが形成される領域の窒化膜層と酸化
膜層のマスキング層をマスクとして第２ベース領域を形
成するために、前記（ａ）工程のイオン注入のドーズよ
り高いドーズでベースが形成される領域に第２導電型の
イオンを注入する工程（ｄ）エミッタ領域を定義するた
めに、前記マスキングのための窒化膜層の側壁をエッチ
ングする工程 （ｅ）前記マスキングのための酸化膜層を除去して、前
記（ａ）及び（ｃ）工程でイオン注入された領域を活性
化するための熱処理工程をした後、前記窒化膜層をマス
クとして所定の酸化膜層を形成する工程 （ｆ）前記窒化膜層を除去して、エミッタが形成される
領域及びコレクタ接続領域に窓を形成する工程 （ｇ）前記基板全面に多結晶シリコン層を形成して、前
記多結晶シリコン層上に第１導電型のイオン注入をする
工程 （ｈ）多結晶シリコンエミッタ接続部と多結晶シリコン
コレクタ接続部を形成するために、ドーピングされた多
結晶シリコン層をエッチングする工程 （ｉ）前記基板上部に保護膜層である酸化膜層を形成し
て、エミッタ領域形成のため熱処理をする工程 （ｊ）エミッタ、ベース及びコレクタ領域の電極接続の
ための窓を形成する工程 （ｋ）前記の窓を通じて導体層に金属の配線を接続する
工程 - （２）前記（ｊ）工程後、前記接続窓領域にシリサイド
層を形成することを特徴とする請求項１記載のバイポー
ラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10713 | 1987-09-26 | ||
| KR870010713A KR890005885A (ko) | 1987-09-26 | 1987-09-26 | 바이폴라 트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108772A true JPH01108772A (ja) | 1989-04-26 |
Family
ID=19264772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240599A Pending JPH01108772A (ja) | 1987-09-26 | 1988-09-26 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4874712A (ja) |
| JP (1) | JPH01108772A (ja) |
| KR (1) | KR890005885A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244821A (en) * | 1991-06-07 | 1993-09-14 | At&T Bell Laboratories | Bipolar fabrication method |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| US6124776A (en) * | 1997-09-22 | 2000-09-26 | Seagate Technology Llc | Method for improved audible noise for spindle motor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553808A (en) * | 1978-06-23 | 1980-01-11 | Katsutoshi Oshima | Distillation using reaction heat |
| JPS60140759A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体装置の製造方法 |
| JPS6164163A (ja) * | 1984-07-09 | 1986-04-02 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | バイポーラトランジスタの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127682A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS55151349A (en) * | 1979-05-15 | 1980-11-25 | Matsushita Electronics Corp | Forming method of insulation isolating region |
| JPS56115525A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| DE3174397D1 (en) * | 1981-08-08 | 1986-05-22 | Itt Ind Gmbh Deutsche | Method of producing a monolithic integrated solid-state circuit with at a least one bipolar planar transistor |
| EP0116654B1 (de) * | 1983-02-12 | 1986-12-10 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen von bipolaren Planartransistoren |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| GB2179792B (en) * | 1985-08-28 | 1988-10-12 | Mitsubishi Electric Corp | Method for fabricating bipolar transistor in integrated circuit |
-
1987
- 1987-09-26 KR KR870010713A patent/KR890005885A/ko not_active Abandoned
-
1988
- 1988-09-26 JP JP63240599A patent/JPH01108772A/ja active Pending
- 1988-09-26 US US07/249,401 patent/US4874712A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553808A (en) * | 1978-06-23 | 1980-01-11 | Katsutoshi Oshima | Distillation using reaction heat |
| JPS60140759A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体装置の製造方法 |
| JPS6164163A (ja) * | 1984-07-09 | 1986-04-02 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | バイポーラトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4874712A (en) | 1989-10-17 |
| KR890005885A (ko) | 1989-05-17 |
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