JPS60257572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60257572A JPS60257572A JP59115883A JP11588384A JPS60257572A JP S60257572 A JPS60257572 A JP S60257572A JP 59115883 A JP59115883 A JP 59115883A JP 11588384 A JP11588384 A JP 11588384A JP S60257572 A JPS60257572 A JP S60257572A
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- JP
- Japan
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- layer
- region
- insulating film
- single crystal
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
Landscapes
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半襟体装置の製造方法、特に超高速論理Ｌ８
工用バイポーラトランジスタの製造方法に関するもので
ある。
工用バイポーラトランジスタの製造方法に関するもので
ある。
従来から、超高速論理ＬＳＩ用バイポーラトランジスタ
としては素子間を酸化膜で分離した構造のトランジスタ
、例えばベル研究所の０ＸＩＩＩＩ構造、米フェアチャ
イルド・セミコンダクタ社のアイソプレーナ■構造、シ
ーメンス社のＯＸ工Ｓ構造のトランジスタが知られてお
り、これらの構造のトランジスタを用いれば従来多く使
われていたＰＮ分離形トランジスタに比べて素子面積が
約６０％程度に低減でき、かつコレクタ・ベース接合面
積が４０チ程度に低減できることから、超高速論即、
Ｌ ＳＩに適用して、その集積度、遅延向間−消９ ？
Ｉ［ｉ力積を非常に小さくすることができる。
としては素子間を酸化膜で分離した構造のトランジスタ
、例えばベル研究所の０ＸＩＩＩＩ構造、米フェアチャ
イルド・セミコンダクタ社のアイソプレーナ■構造、シ
ーメンス社のＯＸ工Ｓ構造のトランジスタが知られてお
り、これらの構造のトランジスタを用いれば従来多く使
われていたＰＮ分離形トランジスタに比べて素子面積が
約６０％程度に低減でき、かつコレクタ・ベース接合面
積が４０チ程度に低減できることから、超高速論即、
Ｌ ＳＩに適用して、その集積度、遅延向間−消９ ？
Ｉ［ｉ力積を非常に小さくすることができる。
以下、上述した高速ＬＳＩ用酸化膜分離形トランジスタ
ｆ：第１図（ａ）〜（ｔ）の製造工程に従って具体的に
説明する。
ｆ：第１図（ａ）〜（ｔ）の製造工程に従って具体的に
説明する。
まず、第１図（ａ）に示すように比較的低濃度（〜コｏ
Ｉ ’Ｉ ｃｍ −３）のＰ形シリコン基板（１）上
に酸化膜（２）を成長させ、次に第１図（ｂ）に示すよ
うにその酸化膜（２）の一部を写Ｊ’（、製版およびエ
ツチングで除去して開孔し、しかる後この開口部からＮ
″〜形埋込み層（３）となるべきｓｂまたはＡ８をイオ
ン注入し、次に第１図（ｃ）に示すように酸化および上
記注入イオンのドライブ拡散を行なう。しかる後、第１
図（ｄ）に示すように酸化膜（２）を除去し、比較的低
濃度（〜１０”ｃｍ−３）のＮ形エピタキシャル層（４
）を成長させる。このとき縦方向オートドーピングが起
り Ｎ＋形埋込み層（３）の−ヒ部に位置するＮ−形層
は他の領域のそれよりもやや実効厚さが薄くなる。次に
、第１図（ｅ）に示すように下敷酸化膜（５）および耐
酸化性絶縁膜（６）を形成し、トランジスタ等の素子、
配線！ となるべき半専体頭」戚、すなわち第１図では
ｒ形層： 埋込み層（３）の」二部以外の部分の下敷酸化膜（５）
および耐酸化性絶縁膜（６）を除去する。しかる後、第
１図（ｆ）に示すように下敷酸化膜（５）および耐酸化
性絶縁膜（６）をマスクとしてＮ形エピタキシャルＲ（
４） ’ｃエツチングし、さらにボロンをイオン注入し
てＰ形チャネルカッ）＠＊（７）を形成する。次いで、
第１図（ｇ）に示すように選択酸化を行ない絶縁性酸化
膜（８）を形成し、耐酸化性絶縁膜（６）および下敷酸
化膜（５）を除去する。次に第１図（）１）に示すよう
にベース領域以外はレジスト（９）で覆い、ボロンをイ
オン注入し、Ｐ＋形活性ベース領域ａＯを形成する。同
様に第１図（ｉ）に示すように、Ｐ＋形非活性ベース＠
域（１１）をＰ＋形活性ベース領域四より高濃度で形成
する。
Ｉ ’Ｉ ｃｍ −３）のＰ形シリコン基板（１）上
に酸化膜（２）を成長させ、次に第１図（ｂ）に示すよ
うにその酸化膜（２）の一部を写Ｊ’（、製版およびエ
ツチングで除去して開孔し、しかる後この開口部からＮ
″〜形埋込み層（３）となるべきｓｂまたはＡ８をイオ
ン注入し、次に第１図（ｃ）に示すように酸化および上
記注入イオンのドライブ拡散を行なう。しかる後、第１
図（ｄ）に示すように酸化膜（２）を除去し、比較的低
濃度（〜１０”ｃｍ−３）のＮ形エピタキシャル層（４
）を成長させる。このとき縦方向オートドーピングが起
り Ｎ＋形埋込み層（３）の−ヒ部に位置するＮ−形層
は他の領域のそれよりもやや実効厚さが薄くなる。次に
、第１図（ｅ）に示すように下敷酸化膜（５）および耐
酸化性絶縁膜（６）を形成し、トランジスタ等の素子、
配線！ となるべき半専体頭」戚、すなわち第１図では
ｒ形層： 埋込み層（３）の」二部以外の部分の下敷酸化膜（５）
および耐酸化性絶縁膜（６）を除去する。しかる後、第
１図（ｆ）に示すように下敷酸化膜（５）および耐酸化
性絶縁膜（６）をマスクとしてＮ形エピタキシャルＲ（
４） ’ｃエツチングし、さらにボロンをイオン注入し
てＰ形チャネルカッ）＠＊（７）を形成する。次いで、
第１図（ｇ）に示すように選択酸化を行ない絶縁性酸化
膜（８）を形成し、耐酸化性絶縁膜（６）および下敷酸
化膜（５）を除去する。次に第１図（）１）に示すよう
にベース領域以外はレジスト（９）で覆い、ボロンをイ
オン注入し、Ｐ＋形活性ベース領域ａＯを形成する。同
様に第１図（ｉ）に示すように、Ｐ＋形非活性ベース＠
域（１１）をＰ＋形活性ベース領域四より高濃度で形成
する。
しかる後、第１図（ｊ）に示すようにしンスト（９）を
除去し、ＣＶＤ法により半導体表面を酸化膜で顧い、そ
の状態でこれら？形活性ベース領域Ｑ！および１辻形非
活性ベース領域αＪ）のドライブ拡散を行う。次いで、
第１図（ｋ）に示すように、ベース、エミッタ。
除去し、ＣＶＤ法により半導体表面を酸化膜で顧い、そ
の状態でこれら？形活性ベース領域Ｑ！および１辻形非
活性ベース領域αＪ）のドライブ拡散を行う。次いで、
第１図（ｋ）に示すように、ベース、エミッタ。
コレクタのコンタクトを取る部分の酸化膜を除去し、ベ
ースコンタクトとなる＠域のみレジスト（９）で覆い、
他の酸化膜除去領域よりＡ８をイオン注入してＮ＋ｉエ
ミッタ領域０乃およびＮ＋ｆコレクタ領域領域間時に形
成する。次に、上記レジストを除去して、イオン注入後
のＡｓのアニールを行い、しかる後第１図（看に示すよ
うにベース、エミッタ。
ースコンタクトとなる＠域のみレジスト（９）で覆い、
他の酸化膜除去領域よりＡ８をイオン注入してＮ＋ｉエ
ミッタ領域０乃およびＮ＋ｆコレクタ領域領域間時に形
成する。次に、上記レジストを除去して、イオン注入後
のＡｓのアニールを行い、しかる後第１図（看に示すよ
うにベース、エミッタ。
コレクタの開孔部にそれぞれベース電極０→、エミッタ
電源０υ、コレクタ電極θＱを形成して）（イボーラト
ランジスタを形成する。
電源０υ、コレクタ電極θＱを形成して）（イボーラト
ランジスタを形成する。
」−記のような従来の絶縁膜分離構造の）くイポーラト
ランジスタは、１形埋込み層（３）とＰ形チャネルカッ
ト領域（７）ならびに絶縁膜分離（８）によってトラン
ジスタ同寸たは他の素子間が分離される力１ら、Ｐ−Ｎ
分１１ｉ［ｆにくらべると、ベースコレクタ接合容量（
ＣＴｏ）およびコレクター基板接合容量（ＣＴ８）７５
：それぞれ〜］／２．〜５／６程鹿に低減すること力；
できる○ しかしながら、超高速ノくイボーラ構造の改善に関する
限り周波数特性をさらに改善することカニ重数である。
ランジスタは、１形埋込み層（３）とＰ形チャネルカッ
ト領域（７）ならびに絶縁膜分離（８）によってトラン
ジスタ同寸たは他の素子間が分離される力１ら、Ｐ−Ｎ
分１１ｉ［ｆにくらべると、ベースコレクタ接合容量（
ＣＴｏ）およびコレクター基板接合容量（ＣＴ８）７５
：それぞれ〜］／２．〜５／６程鹿に低減すること力；
できる○ しかしながら、超高速ノくイボーラ構造の改善に関する
限り周波数特性をさらに改善することカニ重数である。
そのためにはベース抵抗（ｒｂｂ’）の（ｆｆｉ減、エ
ミッターベース接合容量（Ｃ，、）およびＣＴＣＩ Ｃ
Ｔ８の低減ならびに狭いベース幅および低いコレクタ抵
抗となる構造が再現性よく実状できなければならない。
ミッターベース接合容量（Ｃ，、）およびＣＴＣＩ Ｃ
Ｔ８の低減ならびに狭いベース幅および低いコレクタ抵
抗となる構造が再現性よく実状できなければならない。
トランジスタの微細化によるメ１ノットは上述（Ｄ Ｃ
，、、ＣＴ、 、 ＣＴ１１の低減ならびにｒｈｂ’の
イ氏減によるトランジスタ性能の改善効果を期待するも
のであり、例えば３×３μｍ２の微細エミツク構造のト
ランジスタにおいては、ｃＴ８＝ ｏ、０５ｐＦ 、
Ｃ，、Ｃ＝ ｏ、０４−ＴＪＦ ｒ ＣＴ８＝ ０．１
６ｐＦと各部容量が小さくなり、呈；交断固波＆ （ｆ
ｒ） ｆ−２ＧＨ２程度とすることができ、このトラン
ジスタＬＳＩに用いれば、その伝播遅延速度を０．５０
ｎ ｓｅｃ／Ｇａｔｅとすることができる○しかしなが
ら、従来のトランジスタ構造では、Ｎ＋形埋込み層（３
）がトランジスタのアクテイフ゛イ頁」ｙ曳つまりエミ
ッタ直下部分のみならず、ベースやコレクタ引出用コン
タクト部まで広がらなければ、素子間分離が実現できず
、従ってコレクター基板接合容量（ＣＴ８）が前述の例
でもわかるように１妾合容量の６４％を占め、充分小さ
くすることはできなかった。したがって、ノ＜イ、Ｉイ
ーラ１．ｓＩの高速ＨＩＳを図る上においては、従来構
造でけ／こと對、微＃ｌＩ＋ （ヒが進んだとしても、
コレクター稈、板接合容Ｎ′ｒ（ＣＴ、）を充分小さく
できないため、高速化を図る上で限界があった。
，、、ＣＴ、 、 ＣＴ１１の低減ならびにｒｈｂ’の
イ氏減によるトランジスタ性能の改善効果を期待するも
のであり、例えば３×３μｍ２の微細エミツク構造のト
ランジスタにおいては、ｃＴ８＝ ｏ、０５ｐＦ 、
Ｃ，、Ｃ＝ ｏ、０４−ＴＪＦ ｒ ＣＴ８＝ ０．１
６ｐＦと各部容量が小さくなり、呈；交断固波＆ （ｆ
ｒ） ｆ−２ＧＨ２程度とすることができ、このトラン
ジスタＬＳＩに用いれば、その伝播遅延速度を０．５０
ｎ ｓｅｃ／Ｇａｔｅとすることができる○しかしなが
ら、従来のトランジスタ構造では、Ｎ＋形埋込み層（３
）がトランジスタのアクテイフ゛イ頁」ｙ曳つまりエミ
ッタ直下部分のみならず、ベースやコレクタ引出用コン
タクト部まで広がらなければ、素子間分離が実現できず
、従ってコレクター基板接合容量（ＣＴ８）が前述の例
でもわかるように１妾合容量の６４％を占め、充分小さ
くすることはできなかった。したがって、ノ＜イ、Ｉイ
ーラ１．ｓＩの高速ＨＩＳを図る上においては、従来構
造でけ／こと對、微＃ｌＩ＋ （ヒが進んだとしても、
コレクター稈、板接合容Ｎ′ｒ（ＣＴ、）を充分小さく
できないため、高速化を図る上で限界があった。
しかも現状の写真製版技術では精度上３μｍが最も微細
で安定なレベルであり、この設計基準で従来構造のもの
を作れば、ベース、エミッタの形状が３μｍルールで決
まり、ＣＴＥ ＋ ０７゜も何らかの新らだな構造でな
いかぎり前述のレベルしか達成できなかった。
で安定なレベルであり、この設計基準で従来構造のもの
を作れば、ベース、エミッタの形状が３μｍルールで決
まり、ＣＴＥ ＋ ０７゜も何らかの新らだな構造でな
いかぎり前述のレベルしか達成できなかった。
この発明は以上のような点に鑑みてなされたもので、半
導体基板上に形成した絶縁膜に開口を形成１７、この開
口部に半導体を絶縁膜の厚さ以上の厚さにエピタキシャ
ル成長させ、このときに絶縁膜上に広がって形成される
多結晶層を半導体素子の非活性領域に利用し、上記開口
内の単結晶層は活性領域に有効利用するようにすること
によって、接合容量の小きい半導体装置を得る方法を提
供す′、Ｆ るものである。
導体基板上に形成した絶縁膜に開口を形成１７、この開
口部に半導体を絶縁膜の厚さ以上の厚さにエピタキシャ
ル成長させ、このときに絶縁膜上に広がって形成される
多結晶層を半導体素子の非活性領域に利用し、上記開口
内の単結晶層は活性領域に有効利用するようにすること
によって、接合容量の小きい半導体装置を得る方法を提
供す′、Ｆ るものである。
１：
〔発明の実施例Ｊ
第２図（ａ）〜（ｆ）はこの発明の一実施例方法の主要
段階における状態を示す断面図で、まず、第２図（ａ）
に示すようにＰ形シリコン基板（１）にボロンなどのイ
オン注入をしてチャネルカッｌｉ域（７）ｋ形成しその
上に酸化膜（８）を１．５μｍの厚さに形成する。
段階における状態を示す断面図で、まず、第２図（ａ）
に示すようにＰ形シリコン基板（１）にボロンなどのイ
オン注入をしてチャネルカッｌｉ域（７）ｋ形成しその
上に酸化膜（８）を１．５μｍの厚さに形成する。
その後に所望領域を異方性エツチングによって開口し、
Ｓｂ 、Ａｓなどをイオン注入し、約１２００″Ｃの高
温の非酸化性雰囲気中で処理してＩＪ＋形埋込み層（３
）を形成する。Ｉｒ形埋込み層（３）は開口エツジに等
方的に広がるので、従来方法におけるようなマスク合わ
せ操作による「ずれ」の発生のおそれはない。次に、第
２図（ｂ）に示すように、シリコンの選択エピタキシャ
ル成長を行う。エピタキシャル成長層（４）は従来と同
様Ｎ形である。このときシリコンの上にはエピタキシャ
ル層が成長し絶縁膜の上には伺も成長し、ないのである
が、エピタキシャル成長層（４）を酸化膜（８）の厚さ
よりも犀く槓むと、酸化膜（８）の上にも単結晶成址層
（４ａ）から横方向に向って多結晶層（４ｂ）が成長す
る。この横方向に成長する長さは酸化膜（８）上に安定
点をめて移動するシリコンが単結晶シリコンとｄＸＩ会
ったとさ、ぞこで留り、シリコン成長するものであり、
エピタキシャル成長層（４）のＪｌを厚くするほど広が
りが増加する。次に、第２図（ｃ）に示すように、全上
面を酸化性雰囲気中で高温にすることによって酸化膜で
覆う。この酸化膜はＣＶＤ 、スパッタリングなどでデ
ポジションしてもよく、また、酸化膜に代えて窒化シリ
コン膜のような他の絶縁膜であってもよい。次に、第２
図（ｄ）に示すように、研磨機によって多結晶Ｐ（４ｂ
）部分が３０００八程度の厚さに残るように研磨してＪ
ｘ １ｆｉｉを平坦化する。研磨は０．５μ、ｎ ８．
＋、７度の粒径で行っても十分平坦な面が得られる。そ
の後に層（４ａ）、（４ｂ）の上面からボロンを注入し
て、これをドライブしてＰ＋形ベース饋領域ｎを形成し
、全上面を酸化膜で覆って第２１’Ｊ（ｅ）の構造を得
る。次に、第２図（ｆ）に示すように、ベースおよびエ
ミッタのコンタクトを取る部分の酸化膜を除去し、後者
の除去部分からのみＡｓなどをイオン注入して１４＋形
エミツタ領壊０４を形成する。以下図示しなかったがそ
れぞれ従来と同様電極を形成する。この構造では非活性
ベース領域θ１）を絶縁膜の上へ追い出すことによって
Ｐ−Ｎ接合面積は極めて小さくできる。トランジスタの
活性ベース面積、埋込みコレクタ面積も小さくできるの
でＣ１゜ＩＣＴ８が従来構造の２／３〜１／２にすると
とがてき、ベース抵抗も開口全周から電（仮を取出せる
ので低くなり、高性能トランジスタが実現できる。
Ｓｂ 、Ａｓなどをイオン注入し、約１２００″Ｃの高
温の非酸化性雰囲気中で処理してＩＪ＋形埋込み層（３
）を形成する。Ｉｒ形埋込み層（３）は開口エツジに等
方的に広がるので、従来方法におけるようなマスク合わ
せ操作による「ずれ」の発生のおそれはない。次に、第
２図（ｂ）に示すように、シリコンの選択エピタキシャ
ル成長を行う。エピタキシャル成長層（４）は従来と同
様Ｎ形である。このときシリコンの上にはエピタキシャ
ル層が成長し絶縁膜の上には伺も成長し、ないのである
が、エピタキシャル成長層（４）を酸化膜（８）の厚さ
よりも犀く槓むと、酸化膜（８）の上にも単結晶成址層
（４ａ）から横方向に向って多結晶層（４ｂ）が成長す
る。この横方向に成長する長さは酸化膜（８）上に安定
点をめて移動するシリコンが単結晶シリコンとｄＸＩ会
ったとさ、ぞこで留り、シリコン成長するものであり、
エピタキシャル成長層（４）のＪｌを厚くするほど広が
りが増加する。次に、第２図（ｃ）に示すように、全上
面を酸化性雰囲気中で高温にすることによって酸化膜で
覆う。この酸化膜はＣＶＤ 、スパッタリングなどでデ
ポジションしてもよく、また、酸化膜に代えて窒化シリ
コン膜のような他の絶縁膜であってもよい。次に、第２
図（ｄ）に示すように、研磨機によって多結晶Ｐ（４ｂ
）部分が３０００八程度の厚さに残るように研磨してＪ
ｘ １ｆｉｉを平坦化する。研磨は０．５μ、ｎ ８．
＋、７度の粒径で行っても十分平坦な面が得られる。そ
の後に層（４ａ）、（４ｂ）の上面からボロンを注入し
て、これをドライブしてＰ＋形ベース饋領域ｎを形成し
、全上面を酸化膜で覆って第２１’Ｊ（ｅ）の構造を得
る。次に、第２図（ｆ）に示すように、ベースおよびエ
ミッタのコンタクトを取る部分の酸化膜を除去し、後者
の除去部分からのみＡｓなどをイオン注入して１４＋形
エミツタ領壊０４を形成する。以下図示しなかったがそ
れぞれ従来と同様電極を形成する。この構造では非活性
ベース領域θ１）を絶縁膜の上へ追い出すことによって
Ｐ−Ｎ接合面積は極めて小さくできる。トランジスタの
活性ベース面積、埋込みコレクタ面積も小さくできるの
でＣ１゜ＩＣＴ８が従来構造の２／３〜１／２にすると
とがてき、ベース抵抗も開口全周から電（仮を取出せる
ので低くなり、高性能トランジスタが実現できる。
なお、上記説明では結晶欠陥については触れなかったが
、選択エピタキシャル成長を行うと酸化膜のエツジから
１〜１．５μｍ程度のシリコン内に欠陥が発生する。そ
こで、第２図（ｂ）の工程の後に高温アニーリングなど
によって欠陥を除去した上で研磨する方法を採用するこ
とが望捷しい。この処理を行うことによって、接合リー
クを防ぐことができる。
、選択エピタキシャル成長を行うと酸化膜のエツジから
１〜１．５μｍ程度のシリコン内に欠陥が発生する。そ
こで、第２図（ｂ）の工程の後に高温アニーリングなど
によって欠陥を除去した上で研磨する方法を採用するこ
とが望捷しい。この処理を行うことによって、接合リー
クを防ぐことができる。
以上説明したように、この発明の方法でニ１：、半導体
基板上に形成した絶縁膜に開口を形成し、この開口部に
半導体を当該絶縁膜の厚さ以上の厚さにエピタキシャル
成長させ、このとき絶縁股上に広がって形成される多結
晶層を半導体素子の非活外領域に利用し、開口内および
その上の単結晶層は活性領域に有効利用する」：うにし
たので、接合界″！６−の小さい、高性能の半導体装置
が得られ、活性領域と非活性領域とを区画するだめのマ
スク合わせ操作も不用であるので、マスクずれなどの心
配もない。
基板上に形成した絶縁膜に開口を形成し、この開口部に
半導体を当該絶縁膜の厚さ以上の厚さにエピタキシャル
成長させ、このとき絶縁股上に広がって形成される多結
晶層を半導体素子の非活外領域に利用し、開口内および
その上の単結晶層は活性領域に有効利用する」：うにし
たので、接合界″！６−の小さい、高性能の半導体装置
が得られ、活性領域と非活性領域とを区画するだめのマ
スク合わせ操作も不用であるので、マスクずれなどの心
配もない。
第１図（ａ）〜（力は従来構造の半導体装置の製造方法
における主要段階での状態を示す断面図、第２図（１）
〜（ｆ）はこの発明の一実施例方法の主要段階における
状態を示す断面図である。 図において、（１）は半導体基板、（４）はエピタキシ
ャル成長層、（４ａ）は単結晶層、（４ｂ）ｌｄ多結晶
層、（８）は絶縁膜、σＱは活性ベース領域、（１１）
は非活性ペース＠域である。 なお、図中同一符号は同一゛または相当部分を示す。 代理人 大 岩、増 雄 第１図 第１．し１ 第１図 第２図 ３ 第２図
における主要段階での状態を示す断面図、第２図（１）
〜（ｆ）はこの発明の一実施例方法の主要段階における
状態を示す断面図である。 図において、（１）は半導体基板、（４）はエピタキシ
ャル成長層、（４ａ）は単結晶層、（４ｂ）ｌｄ多結晶
層、（８）は絶縁膜、σＱは活性ベース領域、（１１）
は非活性ペース＠域である。 なお、図中同一符号は同一゛または相当部分を示す。 代理人 大 岩、増 雄 第１図 第１．し１ 第１図 第２図 ３ 第２図
Claims (1)
- （１）半導体基板の一生面上に絶縁膜を形成する第１の
工程、上記絶縁膜の所望部分に開口を形成しその底面に
上記半導体基板を露出させる第２の工程、上記絶縁膜の
上から半導体を上記絶縁膜の厚さ以上の厚さにエピタキ
シャル成長させて上記開口内および半の上には単結晶層
を、その近傍の絶縁膜の上には多結晶層を得る第３の工
程、及び所要の処理を施す第４の工程を備え、上記単結
晶層を活性領域として有効に利用し、−上記多結晶層を
非活性領域とすることを特徴とする半導体装置の製造方
法。 （２１ｇ４の工程として単結晶層の欠陥を除去する加熱
処理と、エピタキシャル成長層上面を平坦にし多結晶層
を薄く残す研磨処理と、上面からの所要の不純物導入処
理とを施し上記単結晶層内に活性ベース領域を上記多結
晶層に非活性ベース領域を形成することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115883A JPS60257572A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115883A JPS60257572A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257572A true JPS60257572A (ja) | 1985-12-19 |
Family
ID=14673537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115883A Pending JPS60257572A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726469A (en) * | 1994-07-20 | 1998-03-10 | University Of Elec. Sci. & Tech. Of China | Surface voltage sustaining structure for semiconductor devices |
-
1984
- 1984-06-04 JP JP59115883A patent/JPS60257572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726469A (en) * | 1994-07-20 | 1998-03-10 | University Of Elec. Sci. & Tech. Of China | Surface voltage sustaining structure for semiconductor devices |
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