JPH01109474A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH01109474A JPH01109474A JP62266999A JP26699987A JPH01109474A JP H01109474 A JPH01109474 A JP H01109474A JP 62266999 A JP62266999 A JP 62266999A JP 26699987 A JP26699987 A JP 26699987A JP H01109474 A JPH01109474 A JP H01109474A
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- JP
- Japan
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- data
- address
- port
- processing
- digital signal
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- Granted
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- 230000009977 dual effect Effects 0.000 abstract description 15
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract 1
- 101150046378 RAM1 gene Proteins 0.000 abstract 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Complex Calculations (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタル信号処理回路に関し、特にトランス
バーサルフィルタなどシフト処理と演算処理とを行う回
路に関する。
バーサルフィルタなどシフト処理と演算処理とを行う回
路に関する。
従来技術
従来、ディジタル信号処理回路においては、第３図に示
すように、入出力データポートＷ／Ｒと書込みアドレス
および読出しアドレスの指定のためのポートＷ／ＲＡと
が夫々物理的に同一であるようなランダムアクセスメモ
リ（以下ＲＡＭとする）６が使用されていた。このＲＡ
Ｍ６への甫込みアドレスと読出しアドレスとがアドレス
バス１０６を介して指定され、ＲＡＭ６の入出力データ
ポートＷ／Ｒはデータバス１０５に接続され、また演算
部２へのデータの入出力も同じデータバス１０５を介し
て行うような構成となっていた。
すように、入出力データポートＷ／Ｒと書込みアドレス
および読出しアドレスの指定のためのポートＷ／ＲＡと
が夫々物理的に同一であるようなランダムアクセスメモ
リ（以下ＲＡＭとする）６が使用されていた。このＲＡ
Ｍ６への甫込みアドレスと読出しアドレスとがアドレス
バス１０６を介して指定され、ＲＡＭ６の入出力データ
ポートＷ／Ｒはデータバス１０５に接続され、また演算
部２へのデータの入出力も同じデータバス１０５を介し
て行うような構成となっていた。
このような従来のディジタル信号処理回路では、第２図
に示すような、ディジタル信号処理でしばしば用いられ
、かつシフト処理と演算処理とを行うトランスバーサル
フィルタなどに適用された場合（このトランスバーサル
フィルタのシフト処理が第３図のＲＡＭ６で行われ、演
算処理が演算部２で行なわれるような場合）には、トラ
ンスバーサルフィルターシフトレジスタ４−ｎからデー
タを呼び出して’ａｍを行う演算処理と、このデータを
シフトレジスタ４−ｎの次のシフトレジスタ４−（ｎ−
１）に移動させるシフト処理とを別々に処理することと
なり、演算処理におけるステップ数の増加や処理時間の
増大を招くという欠点がある。
に示すような、ディジタル信号処理でしばしば用いられ
、かつシフト処理と演算処理とを行うトランスバーサル
フィルタなどに適用された場合（このトランスバーサル
フィルタのシフト処理が第３図のＲＡＭ６で行われ、演
算処理が演算部２で行なわれるような場合）には、トラ
ンスバーサルフィルターシフトレジスタ４−ｎからデー
タを呼び出して’ａｍを行う演算処理と、このデータを
シフトレジスタ４−ｎの次のシフトレジスタ４−（ｎ−
１）に移動させるシフト処理とを別々に処理することと
なり、演算処理におけるステップ数の増加や処理時間の
増大を招くという欠点がある。
１更立亘力
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、＊ｉ処理におけるステン ・プ数を減少
させ、処理時間を短縮することができるディジタル信号
処理回路の提供を目的とする。
されたもので、＊ｉ処理におけるステン ・プ数を減少
させ、処理時間を短縮することができるディジタル信号
処理回路の提供を目的とする。
１且立且１
本発明によるディジタル信号処ｌ！ｌ！回路は、シフト
処理と演算処理とを行うディジタル信号処理回路であっ
て、データ入力ポートとデータ出力ポートとを有し、か
つ書込みアドレスと読出しアドレスとを並列に設定する
ことが可能なランダムアクセスメモリを設け、前記ラン
ダムアクセスメモリに前記読出しアドレスを設定するこ
とにより前記データ出力ポートから出力されたデータを
演算処理部に供給して前記演算処理を行うとともに、そ
れと同時に前記ランダムアクセスメモリに前記ｍ込みア
ドレスを設定することにより前記データを前記データ入
力ポートから入力して前記シフト処理を行うようにした
ことを特徴とする。
処理と演算処理とを行うディジタル信号処理回路であっ
て、データ入力ポートとデータ出力ポートとを有し、か
つ書込みアドレスと読出しアドレスとを並列に設定する
ことが可能なランダムアクセスメモリを設け、前記ラン
ダムアクセスメモリに前記読出しアドレスを設定するこ
とにより前記データ出力ポートから出力されたデータを
演算処理部に供給して前記演算処理を行うとともに、そ
れと同時に前記ランダムアクセスメモリに前記ｍ込みア
ドレスを設定することにより前記データを前記データ入
力ポートから入力して前記シフト処理を行うようにした
ことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるディジタル信
号処理回路は、デュアルポートＲＡＭＩと、演算部２と
、セレクタ３とにより構成されている。
る。図において、本発明の一実施例によるディジタル信
号処理回路は、デュアルポートＲＡＭＩと、演算部２と
、セレクタ３とにより構成されている。
デュアルポートＲＡＭ１のデータ入力ポートＷには、セ
レクタ３からの書込みデータが入力され、書込みアドレ
スポートＷへから入力される書込みアドレス１０２で指
定されるアドレスに書込まれる。
レクタ３からの書込みデータが入力され、書込みアドレ
スポートＷへから入力される書込みアドレス１０２で指
定されるアドレスに書込まれる。
また、デュアルポートＲＡＭＩのデータ出力ポートＲか
らは読出しアドレスポートＲＡから入力される読出しア
ドレス１Ｇ３で指定されるアドレスから読出されたデー
タがデータバス１０４上に出力される。このデータ出力
ポートＲから出力されたデータは演算部２とセレクタ３
とに入力される。
らは読出しアドレスポートＲＡから入力される読出しア
ドレス１Ｇ３で指定されるアドレスから読出されたデー
タがデータバス１０４上に出力される。このデータ出力
ポートＲから出力されたデータは演算部２とセレクタ３
とに入力される。
演算部２ではデュアルポートＲＡＭ１からのデータに対
して演算処理が行われる。また、セレクタ３では外部入
力信号１０１とデータバス１０４を介して入力されるデ
ュアルポートＲＡＭ１からのデータとのうち一方を選択
してデュアルポートＲＡＭ１に棗込みデータとして出力
する。
して演算処理が行われる。また、セレクタ３では外部入
力信号１０１とデータバス１０４を介して入力されるデ
ュアルポートＲＡＭ１からのデータとのうち一方を選択
してデュアルポートＲＡＭ１に棗込みデータとして出力
する。
上述のように構成されたディジタル信号処理回路を、第
２図に示すようなトランスバーサルフィルタに適用する
場合について以下に説明する。
２図に示すようなトランスバーサルフィルタに適用する
場合について以下に説明する。
このトランスバーサルフィルタのシフトレジスタ４−ｉ
（ｉ−１，２，・・・、ｎ−１，ｎ）によるシフト！ｌ
！Ｉｌｌ！は、デュアルポートＲＡＭＩにおいて行われ
る。ここで、シフトレジスタ４−ｉ夫々に保持されたデ
ータがデュアルポートＲＡＭ１に格納されているとする
。
（ｉ−１，２，・・・、ｎ−１，ｎ）によるシフト！ｌ
！Ｉｌｌ！は、デュアルポートＲＡＭＩにおいて行われ
る。ここで、シフトレジスタ４−ｉ夫々に保持されたデ
ータがデュアルポートＲＡＭ１に格納されているとする
。
まず、シフトレジスタ４−１に対応するアドレスがデュ
アルポートＲＡＭＩの読出しアドレスポートＲＡに入力
され、そのアドレスからシフトレジスタ４−１のデータ
が読出されて演算部２に入力される。演算部２ではその
データの演算を行い、演算部２の図示せぬ内部メモリに
格納する。
アルポートＲＡＭＩの読出しアドレスポートＲＡに入力
され、そのアドレスからシフトレジスタ４−１のデータ
が読出されて演算部２に入力される。演算部２ではその
データの演算を行い、演算部２の図示せぬ内部メモリに
格納する。
シフトレジスタ４−１の次のシフトレジスタ４−２のデ
ータのシフト処理と演算処理とを行う場合には、デュア
ルポートＲＡＭ１の読出しアドレスポートＲＡにシフト
レジスタ４−２に対応するアドレスを入力し、磨込みア
ドレスポートＷＡにシフトレジスタ４−１に対応するア
ドレスを入力するとともに、セレクタ３がデュアルボー
上ＲＡＭＩから出力されるデータを選択するようにする
。
ータのシフト処理と演算処理とを行う場合には、デュア
ルポートＲＡＭ１の読出しアドレスポートＲＡにシフト
レジスタ４−２に対応するアドレスを入力し、磨込みア
ドレスポートＷＡにシフトレジスタ４−１に対応するア
ドレスを入力するとともに、セレクタ３がデュアルボー
上ＲＡＭＩから出力されるデータを選択するようにする
。
すなわち、デュアルポートＲＡＭＩにおいてシフトレジ
スタ４−１のデータが格納されていたアドレスにシフト
レジスタ４−２のデータが格納され、演り部２ではシフ
トレジスタ４−２のデータの演算が行われ、その演算結
果が内部メモリに格納される。
スタ４−１のデータが格納されていたアドレスにシフト
レジスタ４−２のデータが格納され、演り部２ではシフ
トレジスタ４−２のデータの演算が行われ、その演算結
果が内部メモリに格納される。
上述の処理を繰返すことにより、シフトレジスタ４−ｎ
のデータまでのシフト処理と演算処理とが同時に並列的
に行われていく。
のデータまでのシフト処理と演算処理とが同時に並列的
に行われていく。
このように、デュアルポートＲＡＭ１の読出しアドレス
ポートＲＡに読出しアドレスを入力することにより読出
されたデータを演算部２に供給してそのデータの演算処
理を行うとともに、それと同時にそのデータをデータ入
力ポートＷから入力して書込みアドレスポートＷＡから
入力されたアドレスに書込むことによりシフト処理を行
うようにすることによって、演算部２の演算ステップ数
を減少させ、処理時間を短縮することができる。
ポートＲＡに読出しアドレスを入力することにより読出
されたデータを演算部２に供給してそのデータの演算処
理を行うとともに、それと同時にそのデータをデータ入
力ポートＷから入力して書込みアドレスポートＷＡから
入力されたアドレスに書込むことによりシフト処理を行
うようにすることによって、演算部２の演算ステップ数
を減少させ、処理時間を短縮することができる。
また、これにより処理量を大巾に改善することが可能と
なる。
なる。
Ｌ！１１１里
以上説明したように本発明によれば、データ入力ポート
とデータ出力ポートとを有し、かつ書込みアドレスと読
出しアドレスとが並列に設定可能なＲＡＭを用いて、設
定された読出しアドレスからのデータの演ｎ処理とシフ
ト処理とを同時に行うようにすることにより、演算処理
におけるステップ数を減少させ、処理時間を短縮するこ
とができるという効果がある。
とデータ出力ポートとを有し、かつ書込みアドレスと読
出しアドレスとが並列に設定可能なＲＡＭを用いて、設
定された読出しアドレスからのデータの演ｎ処理とシフ
ト処理とを同時に行うようにすることにより、演算処理
におけるステップ数を減少させ、処理時間を短縮するこ
とができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例が適用される１−ランスバーサ
ルフィルタを示すブロック図、第３図は従来例の構成を
示すブロック図である。 主要部分の符号の説明 １・・・・・・デュアルボー１− ＲＡＭ２・・・・・
・演算部 ３・・・・・・セレクウ
２図は本発明の一実施例が適用される１−ランスバーサ
ルフィルタを示すブロック図、第３図は従来例の構成を
示すブロック図である。 主要部分の符号の説明 １・・・・・・デュアルボー１− ＲＡＭ２・・・・・
・演算部 ３・・・・・・セレクウ
Claims (1)
- シフト処理と演算処理とを行うディジタル信号処理回路
であって、データ入力ポートとデータ出力ポートとを有
し、かつ書込みアドレスと読出しアドレスとを並列に設
定することが可能なランダムアクセスメモリを設け、前
記ランダムアクセスメモリに前記読出しアドレスを設定
することにより前記データ出力ポートから出力されたデ
ータを演算処理部に供給して前記演算処理を行うととも
に、それと同時に前記ランダムアクセスメモリに前記書
込みアドレスを設定することにより前記データを前記デ
ータ入力ポートから入力して前記シフト処理を行うよう
にしたことを特徴とするディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26699987A JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26699987A JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109474A true JPH01109474A (ja) | 1989-04-26 |
| JPH0646399B2 JPH0646399B2 (ja) | 1994-06-15 |
Family
ID=17438654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26699987A Expired - Lifetime JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
-
1987
- 1987-10-22 JP JP26699987A patent/JPH0646399B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646399B2 (ja) | 1994-06-15 |
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