JPH03144842A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、ＣＰＵを介さずにデータを転送するための制
御装置に関する。

［従来の技術］ ＣＰＵを介さずにメモリとメモリ間、あるい１まメそり
と入出力装置間のデータ転送を行う方式はＤＭＡ　（ダ
イレクト会メモリ・アクセス）と称され、高速データ転
送、画像データ転送等に多く利用されている。

第３図は、従来のＤＭＡコントローラによるメモリ間デ
ータ転送のタイミングを示す。ＤＭＡコントローラは、
最初に、転送元のメモリに対してアドレス信号と読出制
御信号を与えてデータＤｋをデータ・バス上に読み出さ
せ、それを自己のレジスタに収容する。次いで、転送先
のメモリに対してアドレス信号と書込制御信号を与える
とともに該レジスタからデータ・バス上に上記のデータ
Ｄｋを出力し、そのデータＤｋを転送先メモリに書き込
ませる。

［発明が解決しようとする課題］ 上述のように、従来のＤＭＡコントローラによるデータ
転送は、転送元のメモリ（または入出力装置）よりデー
タを読み出していったん自己に取り込んでから、次にそ
の取り込んだデータをデータ・バス上に送出して転送先
のメモリ（または入出力装置）に書き込むというもので
あって、ＤＭＡコントローラがデータを取り込んだり出
力したりする分、データ転送サイクルの所要時間が長く
なっていた。

本発明は、かかる問題点に鑑みてなされたもので、転送
元よりデータ・バス上に読み出したデータを取り込まず
に直接に転送先へ転送してデータ転送の高速化を実現す
るデータ転送制御装置を提供することを目的とする。

［課題を解決するための手段コ 上記の目的を達成するため、本発明のデータ転送制御装
置は、第１のデバイスとアドレス・バスとの間に接続さ
れた第１のアドレス・ラッチ手段と、第２のデバイスと
アドレス・バスとの間に接続された第２のアドレス・ラ
ッチ手段と、第１のデバイスに対するアドレスを第１の
アドレス・ラッチ手段にラッチさせて第１のデバイスよ
りデータをデータ・バス上に出力させると同時に、第２
のデバイスに対するアドレスを第２のアドレス・ラッチ
手段にランチさせてデータ・バス上のデータを第２のデ
バイスに入力させる制御手段とを具備する構成とした。

［作用コ 制御手段は、先ず転送元（第１）のデバイスに対するア
ドレス信号をアドレス・バス上に送出するとともに、第
１のラッチ手段をアクティブにする。また、転送元デバ
イスに対するデータ続出または出力用の制御信号をもア
クティブにする。これにより、該アドレス信号が第１の
ラッチ手段にラッチされた状態で、転送元デバイスで続
出または出力動作が行われ、データ・バス上にデータが
出力される。

このような転送元のデータ読出または出力動作の最中に
、制御手段は、転送先（第２）のデバイスに対するアド
レス信号をアドレス◆バス上に送出して第２のランチ回
路をアクティブにし、また転送元デバイスに対するデー
タ書込または入力用の制御信号をアクティブにする。そ
の結果、該アドレス信号が第２のラッチ回路にラッチさ
れた状態で、転送先デバイスで書込または入力動作が行
われ、データ・バス上にその時乗っている上記のデータ
（転送元から出力されたデータ）が転送先デバイスに書
込または入力される。

このように、本発明では、制御手段より続けて出力され
た転送元アドレス信号および転送先アドレス信号がそれ
ぞれ第１および第２のランチ回路にラッチされ、転送元
でのデータ続出または出力動作と転送先でのデータ書込
または入力動作とが同時的に行われ、転送元デバイスよ
りデータ・バス上に出力されたデータがそのまま転送先
デバイスに転送される。

［実施例コ 以下、第１図および第２図を参照して本発明の一実施例
を説明する。

第１図は、この実施例によるデータ転送制御装置を適用
したコーンピユータ・システムの主要す構成を示す。

この実施例によれば、アドレス・バス１０と２つのメモ
リ１４．１８との間にそれぞれアドレス・ラッチ回路１
８．２０が接続される。両メモリ１４．１８とデータ・
バス１２とは通常通り直接接続される。そして、ＤＭＡ
を行うための制御回路２２が設けられる。この制御回路
２２のアドレス端子Ａはアドレス・バス１０に、ラッチ
制御端子Ｌｌ、Ｌ２はそれぞれラッチ回路１８．２０に
、続出制御端子Ｒ１，Ｒ２はそれぞれメモ１Ｊ１４．１
６の読出制御端子Ｒ１，Ｒ２に、書込制御端子訓。

罰はそれぞれメモＵ１４．１６の書込制御端子Ｗ１．Ｗ
２に接続される。また、制御回路２２は、システム・ク
ロックＣＬＫを供給され、ＣＰｔＪ２４とはバスの使用
権等に関する制御信号Ｃ１，Ｃ２をやりとりするように
なっている。

次に、第２図につきこのシステムにおいてＤＭＡによる
メモリ間データ転送の動作を説明する。

この例は、メモリ１４からメモリ１ｅヘデータを１個転
送するサイクルを所定回数連続して繰り返すデータ転送
である。

制御回路２２は、このデータ転送サイクルの期間中、転
送元のメモリ１４に対しては続出制御信号断をアクティ
ブ・レベル“Ｌ”とし、転送先のメモリ１６に対しては
書込制御信号”帛］をアクティブ・レベル“Ｌ”とする
。そして、１つのサイクルにおいて、制御回路２２は、
先ず転送元メモリ１４に向けてデータ続出のためのアド
レス信号Ａ１をアドレス・バス１０上に送出するととも
に、ラッチ制御信号Ｌｌをラッチ回路１８に与える（第
２図（Ｂ）、（Ｃ））。これにより、そのアドレス信号
ＡＩは、ラッチ回路１８にラッチされ、ランチ回路１８
の出力端子より転送元メモリ１４のアドレス端子Ａに与
えられる。その結果、メモリ１４において読出動作が行
われ、アドレス信号ＡＩで指定されたメモリ番地よりデ
ータＤ１が読み出され、データ端子りよりそのデータＤ
Ｉがデータ・バス１２上に出力される（第２図（Ｇ））
。

転送元メモリ１４で上記の読出動作が行われている最中
、制御回路２２は、転送先メモリ１８に向けてデータ書
込のためのアドレス信号Ａｎをアドレス・バス１０上に
送出し、ランチ制御信号Ｌ２をラッチ回路２０に与える
（第２図（Ｂ）、（Ｅ））。

これにより、そのアドレス信号Ａｎはラッチ回路２０に
ラッチされ、転送先メモリ１６のアドレス端子Ａに与え
られる。その結果、メモリｉ６において書込動作が行わ
れ、データΦバス１２上にその時乗っている上記のデー
タＤＩがアドレス信号Ａｎで指定されたメモリ番地に書
き込まれる。これで、１回のデータ転送サイクルが終了
する。

この実施例では、アドレス・バス１０とメモリ１４．１
８との間にそれぞれアドレス・ラッチ回路１８．２０を
設け、それらのラッチ回路１８゜２０にデータ読出のア
ドレス信号、データ書込のアドレス信号を同時的にラッ
チさせ、転送元メモリの読出動作と転送先メモリの書込
動作を同時的に行わせる。転送元メモリよりデータ・バ
ス１２上に読み出したデータを制御回路２２に一旦取り
込むようなことはせす、データ・バス１２から直接転送
先メモリにデータを書き込む。したがって従来方式（第
３図）よりも、データ転送の１サイクルが大幅に短縮化
され、データ転送速度が大幅に向上する。

なお、メモリ１６が転送元でメモリ１４が転送先の場合
は、両メモリが互いに置き代わるだけで動作は同じであ
る。また、この実施例は２つのメモリ１４．１８間のデ
ータ転送に係るものであったが、入出力装置とメモリ間
、外部デバイス（メモリまたは周辺装置）とメモリ間の
データ転送に対しても、上記と同様もこして本発明が適
用され得る。

［発明の効果コ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。

転送元デバイスおよび転送先デバイスとアドレス・バス
どの間にそれぞれアドレス・ラッチ回路を接続し、それ
らのラッチ回路に転送元に対するアドレス信号、転送先
に対するアドレス信号をそれぞれラッチさせて転送元の
データ続出または出力動作と転送先のデータ書込または
入力動作を同時的に行わせ、転送元デバイスよりデータ
・バス上に出力されたデータを制御装置に一旦取り込ま
ずに、データ・バスからそのまま転送先デバイスに転送
するようにしたので、データ転送サイクルの所要時間を
短縮し、データ転送を高速化することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるデータ転送制御装置
を適用したコンピュータ・システムの主要な構成を示す
ブロック図、 第２図は、実施例においてＤＭＡによるメモリ間データ
転送の動作を説明するためのタイミング図、および 第３図は、従来のＤＭＡコントローラによるメモリ間デ
ータ転送の動作を説明するためのタイミング図である。 １０・・・・アドレス・バス、 １２・・・・データ・バス、 １４・・・・第１のデバイス（メモリ）、１６・・・・
第２のデバイス（メモリ）、１８・・・・第１のアドレ
ス・ラッチ手段（ラッチ回路）、 ２０・・・・第２のアドレス・ラッチ手段（ラッチ回路
）、 ２２・・・・制御手段（制御回路）。

Claims (1)

1. 【特許請求の範囲】 データ・バスを経由して第１のデバイスから第２のデバ
   イスへデータの転送を行うための制御装置において、 前記第１のデバイスとアドレス・バスとの間に接続され
   た第１のアドレス・ラッチ手段と、前記第２のデバイス
   と前記アドレス・バスとの間に接続された第２のアドレ
   ス・ラッチ手段と、前記第１のデバイスに対するアドレ
   スを前記第１のアドレス・ラッチ手段にラッチさせて前
   記第１のデバイスよりデータを前記データ・バス上に出
   力させると同時に、前記第２のデバイスに対するアドレ
   スを前記第２のアドレス・ラッチ手段にラッチさせて前
   記データ・バス上の前記データを前記第２のデバイスに
   入力させる制御手段と、を備えることを特徴とするデー
   タ転送制御装置。