JPH01109816A - 相補型半導体集積回路装置 - Google Patents
相補型半導体集積回路装置Info
- Publication number
- JPH01109816A JPH01109816A JP62268430A JP26843087A JPH01109816A JP H01109816 A JPH01109816 A JP H01109816A JP 62268430 A JP62268430 A JP 62268430A JP 26843087 A JP26843087 A JP 26843087A JP H01109816 A JPH01109816 A JP H01109816A
- Authority
- JP
- Japan
- Prior art keywords
- series
- input terminal
- ground
- common
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、例えば位相差が１８０°の正負二相のクロ
ックパルスが得られる相補型半導体集積回路装置に関す
るものである。
ックパルスが得られる相補型半導体集積回路装置に関す
るものである。
（従来の技術）
第３図は、例えば特公昭６１−７７７３号公報に記載さ
れている一相のクロック信号から位相差が１８００の正
負二相のクロックを得るためのクロック整形回路を示す
図である。
れている一相のクロック信号から位相差が１８００の正
負二相のクロックを得るためのクロック整形回路を示す
図である。
図において、１１はクロック入力端子、１２ａ、１２ｂ
は位相補正用インバータ回路で、位相差が１８０°の正
負二相のクロックパルスを発生するために駆動能力が補
正されている。１３ａ。
は位相補正用インバータ回路で、位相差が１８０°の正
負二相のクロックパルスを発生するために駆動能力が補
正されている。１３ａ。
１３ｂは前記位相補正用インバータ回路１２ａ。
１２ｍ）の出力に接続されたバッファ用インバータ回路
、１４ａ、１４ｂは出力端子である。
、１４ａ、１４ｂは出力端子である。
次に動作について説明する。
クロック入力端子１１から入力された一相クロックは分
岐されたのち、正負二相のクロックを得るために、段数
および駆動能力が変えられた位相補正用インバータ回路
１２ａ、１２ｂを通過するが、その際、それぞれのクロ
ックは段数の違いによる遅延時間の違いにより位相が補
正され、バッファ用インバータ回路１３ａ、１３ｂを通
りて、出力端子１４ａ、１４ｂに至る。
岐されたのち、正負二相のクロックを得るために、段数
および駆動能力が変えられた位相補正用インバータ回路
１２ａ、１２ｂを通過するが、その際、それぞれのクロ
ックは段数の違いによる遅延時間の違いにより位相が補
正され、バッファ用インバータ回路１３ａ、１３ｂを通
りて、出力端子１４ａ、１４ｂに至る。
上記のような従来の相補型半導体集積回路装置では、正
負２相のクロックを得るために３個以上のインバータ、
すなわち、トランジスタレベルでは６素子以上のトラン
ジスタを少くとも付加しなければならず、回路が大きく
なっていた。しかも人力された信号が入力された信号が
出力されるまでゲートが４段あるため信号が人力されて
から出力までの遅延時間が大きいという問題点があった
。
負２相のクロックを得るために３個以上のインバータ、
すなわち、トランジスタレベルでは６素子以上のトラン
ジスタを少くとも付加しなければならず、回路が大きく
なっていた。しかも人力された信号が入力された信号が
出力されるまでゲートが４段あるため信号が人力されて
から出力までの遅延時間が大きいという問題点があった
。
この発明は、かかる問題点を解決するためになされたも
ので、少ないトランジスタ数で位相差が１８０°の正負
二相のクロックを得ることができる相補型半導体集積回
路装置を得る事を目的とする。
ので、少ないトランジスタ数で位相差が１８０°の正負
二相のクロックを得ることができる相補型半導体集積回
路装置を得る事を目的とする。
この発明に係る相補型半導体集積回路装置は、電源とグ
ランド間にドレイン電極を共通にして直列に接続され、
ゲート電極が入力端子に接続された相補の対をなす第１
および第２のトランジスタと、電源とグランド間にソー
ス電極を共通にして直列に接続され、ゲート電極が入力
端子に接続された相補の対をなす第３および第４のトラ
ンジスタとを備えたものである。
ランド間にドレイン電極を共通にして直列に接続され、
ゲート電極が入力端子に接続された相補の対をなす第１
および第２のトランジスタと、電源とグランド間にソー
ス電極を共通にして直列に接続され、ゲート電極が入力
端子に接続された相補の対をなす第３および第４のトラ
ンジスタとを備えたものである。
（作用）
この発明においては、第１のトランジスタおよび第２の
トランジスタのドレイン電極からは人力信号をほぼ反転
した信号が出力され、第３のトランジスタおよび第４の
トランジスタのソース電極からは入力信号とほぼ同相の
信号が出力され、結果的に位相差が１８０°の２相の信
号が得られることになる。
トランジスタのドレイン電極からは人力信号をほぼ反転
した信号が出力され、第３のトランジスタおよび第４の
トランジスタのソース電極からは入力信号とほぼ同相の
信号が出力され、結果的に位相差が１８０°の２相の信
号が得られることになる。
第１図はこの発明の相補型半導体集積回路装置の一実施
例の構成を示す図である。
例の構成を示す図である。
この図において、１はクロック入力端子、２はゲート電
極が前記クロック入力端子１に接続された第１のトラン
ジスタとしてのＰチャネル金属・酸化膜・半導体電界効
果トランジスタ（以下ＰＭＯ−５ＦＥＴと略す）、３は
ゲート電極が前記クロック入力端子１に接続された第２
のトランジスタとしてのＮチャネル金属・酸化膜・半導
体電界効果トランジスタ（以下Ｎ）ＪＯ５ＦＥＴと略す
）、４はゲート電極が前記クロック入力端子１に接続さ
れた第３のトランジスタとしてのＮＭＯ５ＦＥＴ 、
５はゲート電極が前記クロック入力端子１に接続された
第４のトランジスタとしてのＰＭＯ５ＦＥＴ 、 ５
ａは前記ＰＭＯ５Ｆ−ＥＴ２のドレイン電極と前記ＮＭ
Ｏ５ＦＥＴ ３のドレイン電極が入力端子に接続された
バッファ用インバータ回路、６ｂは前記ＮＭＯ５ＦＥＴ
４のソース電極と前記ＰＭＯ５ＦＥＴ５のソース電極が
入力端子に接続されたバッファ用インバータ回路、７ａ
、７ｂは前記バッファ用インバータ回路６ａ、６ｂの出
力端子である。
極が前記クロック入力端子１に接続された第１のトラン
ジスタとしてのＰチャネル金属・酸化膜・半導体電界効
果トランジスタ（以下ＰＭＯ−５ＦＥＴと略す）、３は
ゲート電極が前記クロック入力端子１に接続された第２
のトランジスタとしてのＮチャネル金属・酸化膜・半導
体電界効果トランジスタ（以下Ｎ）ＪＯ５ＦＥＴと略す
）、４はゲート電極が前記クロック入力端子１に接続さ
れた第３のトランジスタとしてのＮＭＯ５ＦＥＴ 、
５はゲート電極が前記クロック入力端子１に接続された
第４のトランジスタとしてのＰＭＯ５ＦＥＴ 、 ５
ａは前記ＰＭＯ５Ｆ−ＥＴ２のドレイン電極と前記ＮＭ
Ｏ５ＦＥＴ ３のドレイン電極が入力端子に接続された
バッファ用インバータ回路、６ｂは前記ＮＭＯ５ＦＥＴ
４のソース電極と前記ＰＭＯ５ＦＥＴ５のソース電極が
入力端子に接続されたバッファ用インバータ回路、７ａ
、７ｂは前記バッファ用インバータ回路６ａ、６ｂの出
力端子である。
次に動作について説明する。
クロック入力端子１に入力された一相クロックは、電源
とグランド間にドレイン電極を共通として直列に接続さ
れたＰＭＯ５ＦＥＴ２とＮＭＯ５ＥＥＴ３により反転さ
れてバッファ用インバータ回路６ａに入力される。そし
てバッファ用インバータ回路６ａで反転されたのち、遅
延により入力されたクロックと位相が少しだけずれたク
ロックが出力端子７ａに出力される。
とグランド間にドレイン電極を共通として直列に接続さ
れたＰＭＯ５ＦＥＴ２とＮＭＯ５ＥＥＴ３により反転さ
れてバッファ用インバータ回路６ａに入力される。そし
てバッファ用インバータ回路６ａで反転されたのち、遅
延により入力されたクロックと位相が少しだけずれたク
ロックが出力端子７ａに出力される。
一方、電源とグランド間にソース電極を共通として直列
に接続された８ＭＯ５ＦＥＴ４と ＰＭＯ５ＦＥＴ５で
は、クロック入力端子１から入力された一相クロックが
反転されることなくバッファ用インバータ回路６ｂに入
力される。そしてバッファ用インバータ回路６ｂで反転
されたのち、遅延により入力されたクロックと位相が１
８００より少しずれたクロックが出力端子７ｂに出力さ
れる。
に接続された８ＭＯ５ＦＥＴ４と ＰＭＯ５ＦＥＴ５で
は、クロック入力端子１から入力された一相クロックが
反転されることなくバッファ用インバータ回路６ｂに入
力される。そしてバッファ用インバータ回路６ｂで反転
されたのち、遅延により入力されたクロックと位相が１
８００より少しずれたクロックが出力端子７ｂに出力さ
れる。
すなわち、ＰＭＯ５ＦＥＴ２ 、５およびＮＭＯ５ＦＥ
Ｔ３ 。
Ｔ３ 。
４の特性を適当に選択すれば、出力端子７ａ。
７ｂからちょうど位相が１８０°ずれたクロツクが得ら
れる。
れる。
なお、出力端子７ａ、７ｂに付く負荷の違いはバッファ
用インバータ回路６ａ、６ｂの能力の違いで調節するこ
とが可能であるほか、同じ能力のものを用い、図示しな
いダミー負荷を設けることによって調節することも可能
である。
用インバータ回路６ａ、６ｂの能力の違いで調節するこ
とが可能であるほか、同じ能力のものを用い、図示しな
いダミー負荷を設けることによって調節することも可能
である。
また、第２図はこの発明の相補型半導体集積回路装置の
他の実施例を構成を示す図である。
他の実施例を構成を示す図である。
この図において、第１図と同一符号は同一のものを示し
、８は第５のトランジスタとしてのＰＭ−Ｏ５ＦＥＴで
、ゲート電極がＰＭＯ５ＦＥＴ２およびＮＭＯ５−ＦＥ
Ｔ ３のドレイン電極と接続され、ドレイン電極および
ソース電極がそれぞれＮＭＯ５ＦＥＴ４のソース電極お
よびドレイン電極と接続されている。９は第６のトラン
ジスタとしてのＮＭＯ５ＦＥＴで、ゲート電極がＰＭＯ
５ＦＥＴ５およびＮＭＯ５ＦＥＴ３のドレイン電極と接
続され、ドレイン電極およびソース電極がそれぞれＰＭ
Ｏ５ＦＥＴ５のソース電極およびドレイン電極と接続さ
れている。
、８は第５のトランジスタとしてのＰＭ−Ｏ５ＦＥＴで
、ゲート電極がＰＭＯ５ＦＥＴ２およびＮＭＯ５−ＦＥ
Ｔ ３のドレイン電極と接続され、ドレイン電極および
ソース電極がそれぞれＮＭＯ５ＦＥＴ４のソース電極お
よびドレイン電極と接続されている。９は第６のトラン
ジスタとしてのＮＭＯ５ＦＥＴで、ゲート電極がＰＭＯ
５ＦＥＴ５およびＮＭＯ５ＦＥＴ３のドレイン電極と接
続され、ドレイン電極およびソース電極がそれぞれＰＭ
Ｏ５ＦＥＴ５のソース電極およびドレイン電極と接続さ
れている。
この実施例においても基本的な動作は上記実施例と同様
であるが、この実施例ではＮＭＯ３ＦＥＴ４およびＰＭ
Ｏ５ＦＥＴ５によってしきい部分だけ落ちている電位を
ＰＭＯ５ＦＥＴ８およびＮＭＯ５ＦＥＴ９によフて電源
もしくはグランドと同じレベルにしてからバッファ用イ
ンバータ回路６ｂに入力する構成となっている。
であるが、この実施例ではＮＭＯ３ＦＥＴ４およびＰＭ
Ｏ５ＦＥＴ５によってしきい部分だけ落ちている電位を
ＰＭＯ５ＦＥＴ８およびＮＭＯ５ＦＥＴ９によフて電源
もしくはグランドと同じレベルにしてからバッファ用イ
ンバータ回路６ｂに入力する構成となっている。
この発明は以上説明したとおり、電源とグランド間にド
レイン電極を共通にして直列に接続され、ゲート電極が
入力端子に接続された相補の対をなす第１および第２の
トランジスタと、電源とグランド間にソース電極を共通
にして直列に接続され、ゲート電極が入力端子に接続さ
れた相補の対をなす第３および第４のトランジスタとを
備えたので、最小４個のトランジスタで構成でき、回路
が小さくすみ、しかも信号が入力されてから出力される
までの遅延時間が小さいという効果がある。
レイン電極を共通にして直列に接続され、ゲート電極が
入力端子に接続された相補の対をなす第１および第２の
トランジスタと、電源とグランド間にソース電極を共通
にして直列に接続され、ゲート電極が入力端子に接続さ
れた相補の対をなす第３および第４のトランジスタとを
備えたので、最小４個のトランジスタで構成でき、回路
が小さくすみ、しかも信号が入力されてから出力される
までの遅延時間が小さいという効果がある。
第１図はこの発明の相補型半導体集積回路装置の一実施
例の構成を示す図、第２図はこの発明の他の実施例の構
成を示す図、第３図は従来のクロック整形回路を示す図
である。 図において、１はクロック入力端子、２．５゜８はＰＭ
Ｏ５ＦＥＴ、 ３．４．９はＮＭＯ５ＦＥＴ、 ６ ａ
。 ６ｂはバッファ用インバータ回路、７ａ、７ｂは出力端
子である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １：クロック入力端子 ’ｔａ、Ｖｂ−出力漏子
例の構成を示す図、第２図はこの発明の他の実施例の構
成を示す図、第３図は従来のクロック整形回路を示す図
である。 図において、１はクロック入力端子、２．５゜８はＰＭ
Ｏ５ＦＥＴ、 ３．４．９はＮＭＯ５ＦＥＴ、 ６ ａ
。 ６ｂはバッファ用インバータ回路、７ａ、７ｂは出力端
子である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １：クロック入力端子 ’ｔａ、Ｖｂ−出力漏子
Claims (2)
- （１）電源とグランド間にドレイン電極を共通にして直
列に接続され、ゲート電極が入力端子に接続された相補
の対をなす第１および第２のトランジスタと、電源とグ
ランド間にソース電極を共通にして直列に接続され、ゲ
ート電極が前記入力端子に接続された相補の対をなす第
３および第４のトランジスタとを備えたことを特徴とす
る相補型半導体集積回路装置。 - （２）第３および第４のトランジスタは、そのドレイン
電極およびソース電極に、ゲート電極が第１および第２
のトランジスタのドレイン電極に接続された相補の対を
なす第５および第６のトランジスタのソース電極および
ドレイン電極がそれぞれ接続されたものであることを特
徴とする特許請求の範囲第（１）項記載の相補型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268430A JPH01109816A (ja) | 1987-10-22 | 1987-10-22 | 相補型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268430A JPH01109816A (ja) | 1987-10-22 | 1987-10-22 | 相補型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109816A true JPH01109816A (ja) | 1989-04-26 |
Family
ID=17458382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268430A Pending JPH01109816A (ja) | 1987-10-22 | 1987-10-22 | 相補型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435409A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 論理回路 |
| DE102008009950B4 (de) * | 2007-02-23 | 2011-12-08 | Infineon Technologies Ag | Schaltkreis und Verfahren zum Umwandeln eines einendigen Signals in gedoppelte Signale |
| JP4836024B2 (ja) * | 2000-07-10 | 2011-12-14 | エスティー‐エリクソン、ソシエテ、アノニム | ディジタル信号と逆信号との間の遅延差を最小にしてディジタル信号の逆信号を生成する回路 |
-
1987
- 1987-10-22 JP JP62268430A patent/JPH01109816A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435409A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 論理回路 |
| JP4836024B2 (ja) * | 2000-07-10 | 2011-12-14 | エスティー‐エリクソン、ソシエテ、アノニム | ディジタル信号と逆信号との間の遅延差を最小にしてディジタル信号の逆信号を生成する回路 |
| DE102008009950B4 (de) * | 2007-02-23 | 2011-12-08 | Infineon Technologies Ag | Schaltkreis und Verfahren zum Umwandeln eines einendigen Signals in gedoppelte Signale |
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