JPH01109976A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリを使用して表示装置に１画面中に、
１または複数の縮小画面を表示する映像信５）を作成す
る映像信号処理装置に関するものである。

［従来の技術］ 第４図は、従来のビデオテープレコーダに使用されてい
る映像信号処理装置の一例のブロック回路図である。同
図において、（１）は映像信号の入力端子、（２）は映
像信号をデジタル信号に変換するＡ／Ｄ変換器、（３）
はデジタル化された映像信号が書き込まれるメモリ、（
４）はメモリから読み出されたデジタル映像信号をアナ
ログ信号に変換するＤ／Ａ変換器、（５）は小画面映像
信号の出方端子、（１１）はＡ／Ｄ変換器（２）、メモ
リ（３）、およびＤ／Ａ変換器（４）に制御信号を出力
して動作の制御を行う制御回路、（６）は制御回路（，
１１）の駆動信号入力端子である。

次に動作について説明する。

１つの画面は第５図に示すように一行おきの偶数行を構
成する第１のフィールドと、奇数行を構成する第２のフ
ィールドで構成されており、第１のフィールド信号と第
２のフィールド信号とが交互に入力される。

今、この実施例では、通常の１つの画面を横方向および
縦方向にそれぞれ１／３に縮小し、面積比にして１／９
の縮小画面を表示する映像信号を作成する場合について
説明する。

従来の装置では、第６図（ａ）及び（ｂ）に示すように
、第１のフィールド信号、および第２のフィールド信号
共に３行目ごとに、がっ、同じ列方向の基帛位置から３
画素目ごとの図中にＯ印で表示した位置の画素信号を抽
出し、デジタル信号に変換してメモリ（３）に書き込む
ように構成されており、結局、１つの画面について、第
６図（ｃ）中にＯ印で表示した位置の画素信号を抽出し
ていた。

また、メモリ（３）から画素信号を読み出して縮小画面
映像信号を作成する場合には、メモリ（３）にどき込ま
れている画素信号を、第５図の制御回路（１１）から入
力される制御信号によって、まず第１のフィールド信号
のＲｏ　　、Ｒ６、ＲＩ２ラインの画素信号を読み出し
、次に第２のフィールド４３号のＲ＋　　、Ｒ７、Ｒ１
３ラインの画素信号を、第１のフィールド信号と列方向
に同じタイミングでもって読み出す、このようにして読
み出した画素信号列は、Ｄ／Ａ変換器（４）で逐次アナ
ログ信号に変換されて出力端子（５）から出力され、図
示していない信号処理回路において、水平・垂直同期信
号が付加されるなどの信号処理をうけて９つの縮小画面
を映出する映像信号に変換される。

第７図はこの映像信号で表示面に映出された画面を示し
、Ａ−Ｉはそれぞれ同一の縮小画面で、第８図はその一
つの画面の拡大図である。

［発明が解決しようとする問題点］ 従来の映像信号処理装置は以上のように構成されている
ので、縮小画面は第６図（Ｃ）に示すように、原画面か
ら不均一に抽出された画素信号で構成されるため１画質
の良い縮小画面が得られないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、画質の良い縮小画面が得られる映像信号処理
装置を得ることを目的とする。

［問題点を解決するための手段］ この発明に係る映像信号処理装置は、原映像信けの一方
のフィールド信号から抽出する画素信号の位置が、他方
のフィールド信号から抽出する画素信号の位置に対して
、列方向および行方向とも中間の位置となるタイミング
でもって抽出する手段と、メモリから、一方のフィール
ド信号の画素信号を読み出すタイミングを、他方のフィ
ールド信号の画素信号を読み出すタイミングより上記画
素信号の抽出時の列方向の位置ずれに合わせて局画素分
ずらしたタイミングで読み出す手段とを備えたことを特
徴とする。

［作用］ この発明における画素信号の抽出手段は原映像信号の第
１のフィールド信号から画素信号を抽出する位置に対し
て、第２のフィールド信号から画素信号を抽出する位置
が行方向、および列方向ともそれぞれ中間の位置となる
ように抽出する。また、読み出し手段は、メモリから第
１のフィールド信号の画素信号を読み出すタイミングと
、第２のフィールド信号の画素信号を読み出しタイミン
グとを、画素信号の抽出位置の配置と同じ関係となるよ
うに、一方の読み出しタイミングを坏画素分だけずらし
たタイミングで読み出す。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

第１図において、第４図と同一符号は、それぞれ同一構
成部分を示しており、（７）は第１のフィールド信号を
処理するための制御信号を生成する第１の制御回路、（
８）は第２のフィールド信号を処理するためのη１ｍ信
号を生成する第２の制御回路、（９）は切換回路で、入
力端子（１ｏ）から入力されるフィールド識別信号によ
って制御され、映像信号の第１のフィールド信号が入力
されている間は第１の制御回路（７）から出力される制
御信号を選択し、第２のフィールド信号が入力されてい
る間は第２の制御回路（８）から出力される制御信号を
選択して、Ａ／Ｄ変換器（２）、メモリ（３）およびＤ
／Ａ変換器（４）に入力する。

つぎに動作について説明する。

入力端子（１）から第１のフィールド信号のＲＯライン
が入力されると、入力端子（ｌＯ）から入力されるフィ
ールド識別信号で切換回路（９）は第１の制御回路（７
）側に切換えられ、Ａ／Ｄ変換器（２）にサンプリング
位置を決定するタイミング信号が、メモリ（３）には書
き込み動作制御信号が入力される。

第１のフィールド信号のサンプリング位置は、第２図（
ａ）中にＯ印で示したように従来装置と同様に、行方向
は３行目ごとのＲｏ　　、Ｒｂ　　、ＲＩ２のラインに
ついて、列方向は列方向の基準位置から３画素目（３列
目）ごとのＣｏ　　、Ｃ３、Ｃ６。

Ｃｑ　　、　Ｃ１２、Ｃｐｓの各位置の画素信号が逐次
抽出され、Ａ／Ｄ変換器（２）でデジタル信号に変換さ
れた画素信号は、逐次メモリ（３）に書き込まれる。

ついで第２のフィールド信号が人力されると、切換］ｑ
路（９）は第２の制御回路側に切換えられ、Ａ／Ｄ変換
器（２）およびメモリ（３）に、サンプリング信号およ
び書き込み制御信号が出力される。

第２のフィールド信号のサンプリング位置は、第２図（
ｂ）中にＯ印で示したように、行方向はＲｏラインとＲ
６ラインの中間のＲ３ラインから始まり、３行目ごとの
Ｒ９，Ｒ１５ラインについて、列方向は列方向基準位置
から！、５画素分ずれたＣ１と０２の中間の０１．５の
位置、以下３画素目（３列目）ごとのＣａ、ｓ　　、　
Ｃ６，Ｏ、Ｃ１，５。

０１０５・Ｃ１０，５、Ｃ１０，５の各位置から逐次抽
出され、Ａ／Ｄ変換器（２）でデジタル信号に変換され
た画素信号は、逐次メモリ（３）に書き込まれる。

このような画素信号のサンプリングを行うと、第２１Ｎ
（ｃ）中にＯ印で示したように、第２フイールド信号の
サンプリング位置は、第１の２イ一ルド信号のサンプリ
ング位置に対して、列方向および行方向とも中間の位置
となり、一画面の画素情報を均一な分布でもって抽出し
たものとなる。

つぎに、メモリ（３）から画素信号を読み出して縮小画
面映像信号を作成する場合の動作を説明する。

切換回路（９）は、第１のフィールド信号の画ぶ信号を
読み出す時には、第１の制御回路（７）側に切換えられ
、第２のフィールド信号の画素信号を読み出すときには
第２の制御回路（８）側に切換えられて、メモリ（３）
およびＤ／Ａ変換器（４）に読み出しタイミング信号と
変換制御信号とが入力される。

まず、第１のフィールド信号のＲＯ，Ｒ６゜Ｒ１２ライ
ンから抽出した画素信号を、従来装置とＦ可様に読み出
し、ついで第２のフィールド信号のＲ３、Ｒｇ　　、Ｒ
１５から抽出した画素情報を、第２の制御回路から、第
３図に示すように、第１のフィールド信号の画素信号を
読み出した列方向のノ＾準位置より鍔画素分だけ遅れた
タイミングに制御された信号で読み出す。

このようにして読み出された画素信号列は、Ｄ／Ａ変換
器（４）で逐次アナログ信号に変換され、従来装置と伺
様に図示していない信号処理回路で９つの同じ縮小画面
を映出する映像に作成される。

第３図はこの一つの縮小画面を示しており、各画素は、
第２図（Ｃ）に示すように、原画面から行方向および列
方向とも均一な分布で抽出した画素を、そのままの分布
でもって配置した画面になっており、原画面の再現性の
良い縮小画面が得られる。

［発明の効果］ 以上のように、この発明によれば、原映像信号の第１の
フィールド信号と第２のフィールド信号から画素信号を
抽出する位置を、一方のフィールド信号の抽出位置に対
して他方のフィールド信号の抽出位置を行方向および列
方向ともそれぞれ中間位置となるようにサンプリングし
てメモリに書き込み、このメモリから画素信号を読み出
す際、一方のフィールド信号の画素信号を読み出すタイ
ミングより、他方のフィールド信号の画素信号を読み出
すタイミングを、抽出位１ηの関係に合わせて賜画素分
ずらして読み出すようにしたので、原画面の再現性の良
い縮小画面映像信号を作成できる映像信号処理装置が得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック回路図、第２図
はこの実施例における画素信号の抽出位置を示す図、第
３図はこの実施例の縮小画面を示す図、第４図は従来の
映像信号処理装置の構成を示すブロック回路図、第５図
は映像信号を構成する第１フイールドと第２フイールド
の位置関係を示す図、第６図はこの従来例における画素
信号の抽出位置を示す図、第７図はこの従来例で作成さ
れた縮小画面映像信号を表示装置に表示した画面を示す
（８）、第８図はその１つの縮小画面の拡大図である。 （２）・・・Ａ／Ｄ変換器、（３）・・・メモリ、（４
）・・・Ｄ／Ａ変換器、（７）・・・第１の制御回路、
（８）・・・第２の制御回路、（９）・・・切換回路。 なお、各図中、同一符号は同一、または相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. （１）映像信号の第１のフィールド信号および第２のフ
   ィールド信号からそれぞれ所定の行間隔および列間隔で
   もつて画素信号を抽出し、デジタル信号に変換してメモ
   リに書き込み、このメモリから第１のフィールドの画素
   信号、第２のフィールドの画素信号の順に読み出して縮
   小画面を映出する映像信号を作成するように構成されて
   いる映像信号処理装置において、いずれか一方のフィー
   ルド信号の画素信号抽出位置が他方のフィールド信号の
   画素信号抽出位置に対して行方向および列方向ともにそ
   れぞれ中間の位置となるように抽出する手段と、上記メ
   モリから一方のフィールド信号の画素信号読み出しタイ
   ミングを他方のフィールド信号の読み出しタイミングよ
   り上記抽出位置の列方向に合わせて１／２画素分ずらし
   たタイミングで読み出す手段とを備えたことを特徴とす
   る映像信号処理装置。