JPH01112356A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は命令バスとデータバスが独立に設けられ、内部
の処理がパイプライン的に行われるプロセッサに関し、
特にプロセッサ内部の動作が外部から監視できる機構を
備えだマイクロプロセッサに関するものである。

従来の技術 近年ＬＳＩの規模が大きくかつ複雑になるにしだがって
、製造されたＬＳＩのテストやデパックが一層困雅にな
りつつある。このような状況を改善するだめにＬＳＩの
設計時点から内部動作の検証を容易化する回路または装
置を設計しＬＳＩの中に組み込んでいくという方法が一
般化されつつある。このような方法は一般にテスト容易
化設計と呼ばれ、代表的なものとしてはスキャンパス方
式がある。この方式はＬＳＩ内部の監視したい信号線に
ラッチとこのラッチの出力をタップ入力としたシフトレ
ジスタを配置し、これら複数のシフトレジスタを縦続に
接続して外部へ出力する機構を設けるもので、少ない端
子（外部出力とシフトレジスタのクロック）で必要な内
部信号を観測することが可能である。また同様の方法に
よって所望の信号線に所望の信号をシフトレジスタを介
してセットさせるようなことも可能である。テストしよ
うとするＬＳＩがマイクロプロセッサの場合、このよう
なスキャンパス手法によってマイクロコードや動作に関
与する主要なレジスタを読み出し、または外部から任意
の値にセットすることによって内部動作の検証作業を容
易に行うことができる。

発明が解決しようとする問題点 しかしながらこのような方法においては、所望する内部
信号を観測しだい場合、■プロセッサのクロックを止め
ホールト状態にする。■決められた数だけシフトレジス
タを動作させる。■出力信号を読み出す。といった処理
が必要であり比較的長大なテストベクトルを用意する必
要があった。

まだ、この方法で必要とされる回路の構成や信号線の配
線はＬＳＩの本来の回路とは全く性質の異なるものであ
る場合が多い。特にマイクロプロセッサにこのようなス
キャンパス回路を付加して内部命令コードやコンデイシ
ョンコードを観測する場合を考えるとこのテスト回路は
被テストブロックの回路及びレイアウト上の規則性をか
なり乱す可能性がある。また観測点がＬＳＩ内部に広く
点在する場合やその数が非常に多い場合にはＬＳＩ内部
の配線を着く増大される可能性がある。

本発明はこのような点に着目してなされたものであり、
待て命令とデータの外部アクセス手段を別々に持つバー
バードアーキテクチャ型プロセッサにおいて内部信号を
短時間に多量に、しかも内部の回路や構成を大きく乱す
ことなく観測できる手段を提供することを目的としてい
る。

問題点を解決するための手段 本発明は上記問題点を解決するために、実行ユニットに
供給される内部命令コード（マイクロコード）と実行ユ
ニットから外部へ出力されるデータとを入力とするセレ
クタと、このセレクタの出力を外部に出力しまたは外部
からの入力を実行ユニットに出力する入出力ポートと、
これらの制御回路とを設け、この制御回路によって実行
ユニットで実行されている内部命令コードを直接外部に
出力させることを特徴とするものである。

作　　用 本発明は上記した構成により、プロセッサがフェッチし
た命令を内部コードにテ゛コードした信号を、セレクタ
及び入出力ポートを介して直接、しかも入出力ポートの
データ巾と同じ数だけ同時に観測することができる。さ
らにこうして得られた信号は実行ユニットの予め決めら
れた相の実行に完全に同期しているものである。

実施例 第１図は本発明のマイクロプロセッサの一実施例を示す
ブロック図である。第１図において、１ハ命令メモリで
あり、プロセッサにおいて実行される命令は命令フェッ
チユニット２の制御によって外部命令パス３を経て命令
レジスタ４に格納される。この命令レジスタ４に格納さ
れた命令は命令デコードユニットによって内部制御コー
ド或いはマイクロ制御コードに解説、分解された後実行
ユニットらのパイプラインステージ数に対応した複数の
パイプラインレジスタ７を介して実行ユニットに必要な
タイミングで供給される。実行ユニットθは入出力ポー
ト８及び外部データバス９を介してデータメモ１７１０
とデータの送受ができるが、プロセッサがデータメモリ
１０にデータを書き込む場合にはセレクタ１１を介して
入出力ポートに出力される。セレクタ１１の一方の入力
はパイプラインレジスタ７の出力である。

セレクタ１１及び入出力ポート８は出力制御ユニット１
２によって制御されており、この出力制御ユニットには
出力制御信号１３が入出力されている。同図において、
プロセッサは、命令メモリ１及びデータメモリ１０を除
く全ての部分である。出力制御信号１３は論理”１”の
時”テストモード論理”ｏ＋＋の時”通常モードと定義
されており、′０パの時にはセレクタ１１は入力として
実行ユニット６の出力を選択し、入出力ポート８はプロ
セッサが実行する命令に応じてデータメモ１Ｊ１０に対
するアクセスを行う。また、出力制御信号が”１”の時
には、セレクタ１１は常にパイプラインレジスタ７側を
選択し、入出力ポート８は常にセレクタ１１の出力をデ
ータメモリ１０に書き込んでいる。

第１図に示すプロセッサが上述したような構成を持つこ
とによって、出力制御信号１３の指示により、プロセッ
サが実行した命令列に対応した内部制御コードが全てデ
ータメモリに書き込まれることにより、このメモリの内
容を検討することにより内部制御コードのデコードの良
否、ジャンプ命令やサブルーチン命令を実行した場合の
内部制御コードの変化の良否等、プロセッサのテストや
デパックを行う際に極めて有益な情報を得ることができ
る。

第１図において、外部データバス中のアドレスは固定に
することと可変にすることもできる。

ＬＳＩテスターのように出力とテストベクトルを直接比
較するようなテスト方法を行う場合にはプロセッサ社外
部データバス９のアドレスセレクタに変化させる必要は
ない。しかしながら、あるテストプログラムをプロセッ
サにおいて実行させその後プロセッサの実行の履歴を検
討したい場合には、外部に出力するアドレスを順次変化
させる手段を講じておくのが望ましい。この機構を第２
図に図す。

第２図において、第１図と同一の要素は同一の番号を付
しである。出力制御ユニット１２は、ＡＮＤゲート２ｏ
カウンタ２１を含み、ＡＮＤゲート２０はプロセッサの
内部実行うロック信号２２と出力制御信号１３の論理和
を生成し、内部リセット信号によって内容のクリアが可
能なカウンタ２１にカウント信号を出力している。第１
図におけるセレクタ１１は、アドレスセレクタ２４及び
データセレクタ２５より構成され、アドレスセレクタ２
４はカウンタ２１の出力と実行二二ノ１−６のアドレス
出力とのいずれかを選択して入出力ポート８に出力する
。また、データセレクタ２５は実行ユニットのデータ出
力とパイプラインレジスタ了の出力とのいずれかを選択
して同じく入出力ポート８へ出力する。このような構成
によって、ヤストモード時において出力される内部制御
コードはデータメモリ１Ｑの０番地から順次格納される
。

第１図及び第２図を用いて説明した第１の実施例におい
ては、実行ユニット６は複数の実行ステージを含みこの
実行ユニット６への内部制御コードはパイプラインレジ
スタ了を介していたが、実行ユニット６が唯一の実行ス
テージを持つ場ｍパイプラインレジスタ７は不要であり
、この場合セレクタ１１の一方の入力は命令デコードユ
ニット５の出力がそのまま入ることになる。

発明の効果 以上述べてきたように、本発明によれば、従来のプロセ
ッサにセレクタ、制御回路と若干の布線を付加するのみ
で、プロセッサ内部で実行されている制御コードを即時
にかつ一時に外部データバスの巾と同じ数だけ監視する
ことができる。このような効果によって、プロセッサの
試験、マイクロコードの検査、内部動作のトレース等が
大巾に容易になる。

本発明は、プロセッサが命令フェッチ径路とデータアク
セス径路を別々に持っている、いわゆるバーバード型ア
ーキテクチャを持っている場合にのみ有効である。なぜ
ならば、命令フェッチに関係なくデータバスを常時テス
トのだめに使用できるからである。本発明の本質はプロ
セッサのデータバスの使用状態を外部からの制御信号に
よって切替して、あたかもプロセッサの内部状態を常に
外部に表示させるような機構を実現することにある。本
発明によれば、従来のスキャンパヌ手法のように観測し
たい回路ブロックにラッチ及びシフトレジヌタを設ける
ことなく、また観測したい信号を外部に出力するだめに
プロセッサの動作を一時停止させ長大なテヌトペクｌ−
７１／を入力することなしに、チップ内部の情報を外部
に取り出すことができる。以上のように本発明はゾロセ
ッサのテスタビリティを高める上で、実用的にきわめて
有用である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図は同マイクロプロセッ
サのデータバスアドレスを生成する部分ブロック図であ
る。 ４・・・・・・命令レジスタ、５・・・・・・命令デコ
ードユニット、６・・・・・・実行ユニット、７・・・
・・・パイプラインレジスタ、８・・・・・・入出力ボ
ート、１２・・・・・・出力制御ユニット、１３・・・
・・・出力制御信号。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (1)

【特許請求の範囲】
1. 命令バスとデータバスが分離して設けられ、命令の読み
   込みから該命令の実行に到る一連の処理を一相もしくは
   複数相に分割してパイプライン的に処理するプロセッサ
   であって、命令レジスタと、該命令レジスタの出力を解
   釈してマイクロ命令を生成するデコードユニットと、該
   デコードユニットから出力されるマイクロ命令によって
   制御される実行ユニットと、該実行ユニットの出力が前
   記デコードユニットから出力されるマイクロ命令の一部
   もしくは全部かを選択するセレクタと、該セレクタの出
   力を外部に出力し或いは外部からの入力を前記実行ユニ
   ットに出力する入出力手段と、該入出力手段と前記セレ
   クタとを制御する制御手段とを備え、前記制御手段は、
   外部からの指示によって前記セレクタにおいて前記デコ
   ードユニットの出力を選択させ前記入出力手段において
   前記セレクタの出力を外部に出力させることを特徴とし
   たマイクロプロセッサ。