JPS61165171A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61165171A JPS61165171A JP60006076A JP607685A JPS61165171A JP S61165171 A JPS61165171 A JP S61165171A JP 60006076 A JP60006076 A JP 60006076A JP 607685 A JP607685 A JP 607685A JP S61165171 A JPS61165171 A JP S61165171A
- Authority
- JP
- Japan
- Prior art keywords
- data
- instruction
- terminal
- data bus
- inputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータの構成ｌこ関し、特に命
令実行の正当性を簡易に判定する機能を持ったシングル
チップマイクロコンピュータに関する。
令実行の正当性を簡易に判定する機能を持ったシングル
チップマイクロコンピュータに関する。
従来、シングルチップマイクｌ」コンピュータの岐令実
行の正当性をテストするには、内部ＲＯＭの一部番こセ
ルフチェックプログラムを内蔵しこれを実行するか、外
部から与えた一連の命令群を実行して、その実行結果を
ボート出力あるいはＲＡ Ｄ、ｉ上で期待値と比較する
ことで判定している。
行の正当性をテストするには、内部ＲＯＭの一部番こセ
ルフチェックプログラムを内蔵しこれを実行するか、外
部から与えた一連の命令群を実行して、その実行結果を
ボート出力あるいはＲＡ Ｄ、ｉ上で期待値と比較する
ことで判定している。
かかる従来のテスト方法では命令実行過程における処理
の正当性を個々の６６令単位で確認することはセルフチ
ェックプログラムが多くなり煩雑である。また、実行結
果を期待（ｉｆデータと比較する場合には、確認の為の
期待値データを多量に用意する必要があるという欠点が
ある。
の正当性を個々の６６令単位で確認することはセルフチ
ェックプログラムが多くなり煩雑である。また、実行結
果を期待（ｉｆデータと比較する場合には、確認の為の
期待値データを多量に用意する必要があるという欠点が
ある。
本発明のマイクロコンピュータは、プロセンサ内のデー
タバス上のデータを並列に取ｐ込むリニアフィードバッ
クシフトレジスタ（以下ＬＦＳＲと称す）を有し、この
ＬＦＳＲの出力を取り出し期待値と比較することによっ
て処理の止痛性を確認できるものである。
タバス上のデータを並列に取ｐ込むリニアフィードバッ
クシフトレジスタ（以下ＬＦＳＲと称す）を有し、この
ＬＦＳＲの出力を取り出し期待値と比較することによっ
て処理の止痛性を確認できるものである。
次、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すものである。
シングルチップマイクロコンピュータ１３はプログラム
ＲＵＭｌ ｌ 、ＲＡＭ、ＡＬＵ等ケ含むプロセッサ部
１２．プログラムＲＯＭＩＩ又は外部命令人力１９を選
択してプロセッサ部１２に伝えるマルチプレクサ−１８
，および内部データバス１４と並列に接続したＬＦ８Ｒ
］５ｆｆｉ有している。
ＲＵＭｌ ｌ 、ＲＡＭ、ＡＬＵ等ケ含むプロセッサ部
１２．プログラムＲＯＭＩＩ又は外部命令人力１９を選
択してプロセッサ部１２に伝えるマルチプレクサ−１８
，および内部データバス１４と並列に接続したＬＦ８Ｒ
］５ｆｆｉ有している。
プロセッ→ノ゛部１２は端子１７に入力された選択命令
によってマルチプレクサ１８で選択されたプログラムＲ
ＯＭＩＩあるいは外部命令人力１９からの命令を実行す
る。ＬＦ８Ｒ１５は命令実行の各マシンサイクル中の所
定のタイミンクでデータバス１４のデータを並列に取り
込む。従って梱々の命令を実行する際データバス１４上
に存在する各種レジスタのデータやＲＡＭのアドレスデ
ータ等１ＬＦ８Ｒ］ ５が取り込むことになる。Ｌ Ｆ
Ｓ Ｒ１５１こ取り込まれたデータは端子１６から読み
出されて、外部で期待値と比較して処理の正当性をテス
トする。
によってマルチプレクサ１８で選択されたプログラムＲ
ＯＭＩＩあるいは外部命令人力１９からの命令を実行す
る。ＬＦ８Ｒ１５は命令実行の各マシンサイクル中の所
定のタイミンクでデータバス１４のデータを並列に取り
込む。従って梱々の命令を実行する際データバス１４上
に存在する各種レジスタのデータやＲＡＭのアドレスデ
ータ等１ＬＦ８Ｒ］ ５が取り込むことになる。Ｌ Ｆ
Ｓ Ｒ１５１こ取り込まれたデータは端子１６から読み
出されて、外部で期待値と比較して処理の正当性をテス
トする。
第２図は８ビツトのＬ Ｆ ８ Ｈの例で、符号理論に
より定まるフィードバックループを有するシフトレジス
タである。ＬＰＳＲは並列にとり込むデータ群のシグネ
チャーを得る為のデータ圧縮器として機能する。ＬＦＳ
Ｒは８ビツトのブロック２３（Ｌｔ・・・Ｌｍ） を有
しており、各ブロック２３はデータバス１４に接続され
る入力端子２２ （Ｄ。
より定まるフィードバックループを有するシフトレジス
タである。ＬＰＳＲは並列にとり込むデータ群のシグネ
チャーを得る為のデータ圧縮器として機能する。ＬＦＳ
Ｒは８ビツトのブロック２３（Ｌｔ・・・Ｌｍ） を有
しており、各ブロック２３はデータバス１４に接続され
る入力端子２２ （Ｄ。
〜Ｄ７）からのデータを端子■に受けるデータラッチ２
１とその出力Ｑｋ排他的ＯＲを介して端子りに受けるフ
リップフロップ２５を含んでおり、フリップフロップ２
５の出力が次段の排他的ＯＲに入力されている。データ
ラッチ２５およびフリップフロップ２５は端子２６に与
えられるリセット信号で初期設定される。端子２７に与
えられるサンプリングクロックはデータラッチ２】およ
びフリップフロップ２５の端子ＣＫに与えられて、この
サンプリングクロックに同期して、各ブロック２３はデ
ータバス】４からのデータの取り込みを行う。各ブロッ
ク２３内のフリップ７０ツブ２５の端子Ｑの出力が出力
端子２４（Ｑ、〜Ｑ？）に与えられる。出力端子Ｑｏ〜
Ｑ７の出力は排他的ＯＲで所定の論理がとらｊ、て初段
のブロック２３に帰還される。
１とその出力Ｑｋ排他的ＯＲを介して端子りに受けるフ
リップフロップ２５を含んでおり、フリップフロップ２
５の出力が次段の排他的ＯＲに入力されている。データ
ラッチ２５およびフリップフロップ２５は端子２６に与
えられるリセット信号で初期設定される。端子２７に与
えられるサンプリングクロックはデータラッチ２】およ
びフリップフロップ２５の端子ＣＫに与えられて、この
サンプリングクロックに同期して、各ブロック２３はデ
ータバス】４からのデータの取り込みを行う。各ブロッ
ク２３内のフリップ７０ツブ２５の端子Ｑの出力が出力
端子２４（Ｑ、〜Ｑ？）に与えられる。出力端子Ｑｏ〜
Ｑ７の出力は排他的ＯＲで所定の論理がとらｊ、て初段
のブロック２３に帰還される。
次に、処理の正当性を確認する手順を説明する。
マイクロコンピュータ１３を特定のテストモードに設定
し、プログラムＲＯＭＩＩあるいは外部命令人力１９よ
り任意のステップ数の防令群をマルチプレクサ−１８を
通してプロセッサ部】２へ供給する。プロセッサ部１２
は命令群の各命令を実行する。ここで、ＬＰＳＲ１５は
プロセッサのデータバス】４上のブータラ命令実行のマ
シンサイクル単位でサンプリングする。このデータ群ｅ
ａｔ８２１− ａｉ （ｉ＞２） としてＬＦ８Ｒ］
５にａ４ のデータまで取り込んだ時点でのＬＦＳＲ］
５の状態をＡｎ とする。命令実行時のａ□ｒａ２・・
・ａｉは各々論理的に求まる期待値としたとき、仮にプ
ロセッサ上の何らかの欠陥でデータ群がａ１ｈａ２＋・
・・ａｉに変化し、ＬＦＳＲ−３５がａｉ のデータま
で取シ込んだ時点でのＬＦＳＲ１５の状態がＡｍとなっ
たとする。このデータＡｍ ｋデータ出力１６から外部
へ読み出し期待値Ａｎと比較すれば命令実行の正当性が
確認できる。Ａｎ、Ａｍは各データ群に対してシグネチ
ャーに相当する。
し、プログラムＲＯＭＩＩあるいは外部命令人力１９よ
り任意のステップ数の防令群をマルチプレクサ−１８を
通してプロセッサ部】２へ供給する。プロセッサ部１２
は命令群の各命令を実行する。ここで、ＬＰＳＲ１５は
プロセッサのデータバス】４上のブータラ命令実行のマ
シンサイクル単位でサンプリングする。このデータ群ｅ
ａｔ８２１− ａｉ （ｉ＞２） としてＬＦ８Ｒ］
５にａ４ のデータまで取り込んだ時点でのＬＦＳＲ］
５の状態をＡｎ とする。命令実行時のａ□ｒａ２・・
・ａｉは各々論理的に求まる期待値としたとき、仮にプ
ロセッサ上の何らかの欠陥でデータ群がａ１ｈａ２＋・
・・ａｉに変化し、ＬＦＳＲ−３５がａｉ のデータま
で取シ込んだ時点でのＬＦＳＲ１５の状態がＡｍとなっ
たとする。このデータＡｍ ｋデータ出力１６から外部
へ読み出し期待値Ａｎと比較すれば命令実行の正当性が
確認できる。Ａｎ、Ａｍは各データ群に対してシグネチ
ャーに相当する。
ＬＦＳＲ１５のビット長をＫとすわば、このレジスタの
とり得る状態数は２ となり、前記ｋｎＨＡｍの一致し
てしまう確率は１／２にであるがＫを８以上に設定すれ
ば十分欠陥の検出、すなわち命令実行の正当性の確認に
効果がある。
とり得る状態数は２ となり、前記ｋｎＨＡｍの一致し
てしまう確率は１／２にであるがＫを８以上に設定すれ
ば十分欠陥の検出、すなわち命令実行の正当性の確認に
効果がある。
以上説明したように、本発明によれば、シングルチップ
マイクロコンピュータのデータバスに接続したＬＦＳＲ
により命令実行時データバス上に生ずるデータ群のシグ
ネチャーを生成し、論理的に求まる期待値と比較するこ
とで各命令実行単位での処理の正当性を簡易に確認でき
さらに期待値データ蓋が小量ですむ効果がある。
マイクロコンピュータのデータバスに接続したＬＦＳＲ
により命令実行時データバス上に生ずるデータ群のシグ
ネチャーを生成し、論理的に求まる期待値と比較するこ
とで各命令実行単位での処理の正当性を簡易に確認でき
さらに期待値データ蓋が小量ですむ効果がある。
第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図におけるリニアフィールドバックシフトレ
ジスタ（Ｌ、ＦＳＲ）の８ビツトの具体例を示すブロッ
ク図である。 １２・・・・・・プロセッサ部、１３・・−・・・シン
グルチップマイクロコンピュータ、１４・・・・・・内
部データバス、１５・・・・・・リニアフィードバック
シフトレジスタ（ＬＰＳＲ）、１６・・・・・・ＬＰＳ
Ｒの状態出力端子、１７・・・・・・選択信号入力端子
、１８・・・・・・マルチプレクサ、１９・・・・・・
外部命令入力端子、２１・・・・・・データラッチ、２
２・・・・・−データラッチ入力端子、２３・・・・・
・Ｌ Ｐ Ｓ Ｒの１ビツトを構成するブロック、２４
・・・・・・Ｌ Ｐ Ｓ Ｒのθビット出力端子、２５
・・・・・・データフリップ７０ツブ、２６・・・・・
−ＬＰＳＲの初期設定入力端子、２７・・・・・−ＬＰ
ＳＲのサンプリングクロック入力端子。
２図は第１図におけるリニアフィールドバックシフトレ
ジスタ（Ｌ、ＦＳＲ）の８ビツトの具体例を示すブロッ
ク図である。 １２・・・・・・プロセッサ部、１３・・−・・・シン
グルチップマイクロコンピュータ、１４・・・・・・内
部データバス、１５・・・・・・リニアフィードバック
シフトレジスタ（ＬＰＳＲ）、１６・・・・・・ＬＰＳ
Ｒの状態出力端子、１７・・・・・・選択信号入力端子
、１８・・・・・・マルチプレクサ、１９・・・・・・
外部命令入力端子、２１・・・・・・データラッチ、２
２・・・・・−データラッチ入力端子、２３・・・・・
・Ｌ Ｐ Ｓ Ｒの１ビツトを構成するブロック、２４
・・・・・・Ｌ Ｐ Ｓ Ｒのθビット出力端子、２５
・・・・・・データフリップ７０ツブ、２６・・・・・
−ＬＰＳＲの初期設定入力端子、２７・・・・・−ＬＰ
ＳＲのサンプリングクロック入力端子。
Claims (1)
- 【特許請求の範囲】 １、命令を実行するプロセッサ部と、該プロセッサ部内
データバスの内容を取り込むレジスタと、該レジスタの
内容を出力する出力端子とを有することを特徴とするマ
イクロコンピュータ。 ２、前記レジスタはリニアフィードバックレジスタであ
ることを特徴とする特許請求の範囲第１項記載のマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006076A JPS61165171A (ja) | 1985-01-17 | 1985-01-17 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006076A JPS61165171A (ja) | 1985-01-17 | 1985-01-17 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165171A true JPS61165171A (ja) | 1986-07-25 |
Family
ID=11628477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006076A Pending JPS61165171A (ja) | 1985-01-17 | 1985-01-17 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130232A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | マイクロコンピュータ |
| JPH02208785A (ja) * | 1989-02-09 | 1990-08-20 | Fujitsu Ltd | バス・モニタ・内蔵形の１チップ・マイクロプロセッサ |
-
1985
- 1985-01-17 JP JP60006076A patent/JPS61165171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130232A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | マイクロコンピュータ |
| JPH02208785A (ja) * | 1989-02-09 | 1990-08-20 | Fujitsu Ltd | バス・モニタ・内蔵形の１チップ・マイクロプロセッサ |
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