JPH01112433A - 記憶制御部 - Google Patents
記憶制御部Info
- Publication number
- JPH01112433A JPH01112433A JP62271311A JP27131187A JPH01112433A JP H01112433 A JPH01112433 A JP H01112433A JP 62271311 A JP62271311 A JP 62271311A JP 27131187 A JP27131187 A JP 27131187A JP H01112433 A JPH01112433 A JP H01112433A
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- JP
- Japan
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- byte
- msu
- mark
- control unit
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- Compositions Of Macromolecular Compounds (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
少な（とも、複数個の装置（ＣＰＵ、 ＩＯＰ等）と、
記憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから
構成されるデータ処理装置において、該複数個の装置か
ら主記憶装置（ＭＳＵ）への書き込みを、バイト単位の
データ有効識別子であるバイトマークの値に従って行う
ときの該書き込みデータに対するチェック方式に関し、 記憶制御部（ＭＣＵ）での高集積化回路の端子数の削減
とデータチェック回路のＭ単化を図ることを目的とし、 データ処理装置の記憶制御部で各装置から送出されてき
た該バイトマークが“ｌｏに対応するバイトデータに対
しては正規のデータチェックを行い、該バイトマークが
０゛に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、以降での該書き込みデータに対するチェック
を該バイトマークに依存しないように構成する。
記憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから
構成されるデータ処理装置において、該複数個の装置か
ら主記憶装置（ＭＳＵ）への書き込みを、バイト単位の
データ有効識別子であるバイトマークの値に従って行う
ときの該書き込みデータに対するチェック方式に関し、 記憶制御部（ＭＣＵ）での高集積化回路の端子数の削減
とデータチェック回路のＭ単化を図ることを目的とし、 データ処理装置の記憶制御部で各装置から送出されてき
た該バイトマークが“ｌｏに対応するバイトデータに対
しては正規のデータチェックを行い、該バイトマークが
０゛に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、以降での該書き込みデータに対するチェック
を該バイトマークに依存しないように構成する。
本発明は、少なくとも、複数個の装置（ＣＰＵ、ＩＯＰ
等）と、記憶制御部（ＭＣ１ｌ）と、主記憶装置（ＭＳ
Ｕ）とから構成されるデータ処理装置において、該複数
個の装置から主記憶装置（ＭＳＵ）への書き込みを、バ
イト単位にデータ有効識別子であるバイトマー、りの値
に従って行うときの該書き込みデータに対するチェック
方式に関する。
等）と、記憶制御部（ＭＣ１ｌ）と、主記憶装置（ＭＳ
Ｕ）とから構成されるデータ処理装置において、該複数
個の装置から主記憶装置（ＭＳＵ）への書き込みを、バ
イト単位にデータ有効識別子であるバイトマー、りの値
に従って行うときの該書き込みデータに対するチェック
方式に関する。
最近の論理回路の高集積化動向に伴い、該高集積化され
る論理ブロックでの端子数を削減することが要求される
ようになってきている。
る論理ブロックでの端子数を削減することが要求される
ようになってきている。
一般に、バイトアドレスのデータ処理装置においては、
主記憶装置（ＭＳＵ）に対するアクセス回数を削減して
、装置全体の処理能力を向上させる為に複数バイト （
例えば、８バイト）を１語としてメモリアクセスを行う
構成をとり、アクセスの単位であるバイトデータの有効
性を示すのに、バイトマークを該データに付加し、該バ
イトマークが１１１であるバイトデータに対してのみデ
ータチェック、例えば、パリティチェックを行って、上
記１語を単位として、該バイトマークが１′のバイトの
みの書き込みを行っている。
主記憶装置（ＭＳＵ）に対するアクセス回数を削減して
、装置全体の処理能力を向上させる為に複数バイト （
例えば、８バイト）を１語としてメモリアクセスを行う
構成をとり、アクセスの単位であるバイトデータの有効
性を示すのに、バイトマークを該データに付加し、該バ
イトマークが１１１であるバイトデータに対してのみデ
ータチェック、例えば、パリティチェックを行って、上
記１語を単位として、該バイトマークが１′のバイトの
みの書き込みを行っている。
従って、各装置からのデータを記憶制御部（肛Ｕ）を介
して主記憶装置（ＭＳＵ）に書き込みを行う場合には、
例えば、該記憶制御部（ＭＣＵ）の入出力部、及び主記
憶装置（ＭＳＵ）の入力部において、該バイトマークが
°ｌ°のバイトデータを識別してデータチェックを行う
ために、各段階でのチェック回路に対してバイトマーク
を入力する必要があり、関連論理ブロックの高集積化を
妨げる要因となっていた。
して主記憶装置（ＭＳＵ）に書き込みを行う場合には、
例えば、該記憶制御部（ＭＣＵ）の入出力部、及び主記
憶装置（ＭＳＵ）の入力部において、該バイトマークが
°ｌ°のバイトデータを識別してデータチェックを行う
ために、各段階でのチェック回路に対してバイトマーク
を入力する必要があり、関連論理ブロックの高集積化を
妨げる要因となっていた。
従って、このようなバイトマークを必要としないデータ
チェック方式が必要とされるようになってきた。
チェック方式が必要とされるようになってきた。
尚、主記憶装置（ＭＳＵ）からのデータの読み出しに関
しては、バイトアドレスで読み出しを行うので、書き込
みの場合にように、バイトマークを用いる必要がなく、
上記のような問題は発生しない。
しては、バイトアドレスで読み出しを行うので、書き込
みの場合にように、バイトマークを用いる必要がなく、
上記のような問題は発生しない。
〔従来の技術と発明が解決しようとする問題点〕第２図
は従来のデータチェック方式を説明する図である。
゛ 中央処理装置（ＣＰＵ Ｏ，Ｌ） ｔ、チャネルプロセ
ッサ（ＩＯＰ） ２等の複数個の各装置から主記憶装置
（ＭＳＵ） ４に対して記憶制御部（１’ｌｃυ）３を
介してデータの書き込みを行う場合、各装置１．２から
は、書き込みデータ（例えば８バイト）、及びそのデー
タ置（ＭＳＵ） ４に送出される。
は従来のデータチェック方式を説明する図である。
゛ 中央処理装置（ＣＰＵ Ｏ，Ｌ） ｔ、チャネルプロセ
ッサ（ＩＯＰ） ２等の複数個の各装置から主記憶装置
（ＭＳＵ） ４に対して記憶制御部（１’ｌｃυ）３を
介してデータの書き込みを行う場合、各装置１．２から
は、書き込みデータ（例えば８バイト）、及びそのデー
タ置（ＭＳＵ） ４に送出される。
このときの従来のデータチェック方式は、該各装置１，
２から送られてきたバイトマークが“１°のところのバ
イト位置のデータのみを、パリティチェック回路（ＰＣ
）Ａ ３１ａでチェックし、バイトマークが“０°のと
ころのバイト位置のデータはチェックをしないで、送ら
れてきたデータ１語（８バイト）をその優生記憶装置（
ＭＳＵ） ４に送出し、主記憶袋［（ＭＳＩＪ）におい
て該バイトマークが°１′のバイトデータのみを書き込
んでいた。
２から送られてきたバイトマークが“１°のところのバ
イト位置のデータのみを、パリティチェック回路（ＰＣ
）Ａ ３１ａでチェックし、バイトマークが“０°のと
ころのバイト位置のデータはチェックをしないで、送ら
れてきたデータ１語（８バイト）をその優生記憶装置（
ＭＳＵ） ４に送出し、主記憶袋［（ＭＳＩＪ）におい
て該バイトマークが°１′のバイトデータのみを書き込
んでいた。
従って、記憶制御部（ＭＣＵ） ３から主記憶装置（Ｍ
ＳＵ）４にデータを送出するデータアウトレジスタ（Ｄ
ＯＲ） ３３．及び主記憶装置（ＭＳＵ） ４内のデー
タインレジスタ（ＤＩＲ） ４１において、該バイトマ
ークが１°のデータをチェックする必要があり、上記デ
ータアウトレジスタ（ＤＯＲ） ３３．及びデータイン
レジスタ（ＤＩＲ） ４１に対応して設けられているバ
イトマークアウトレジスタ（ＢＭＯＲ） ３４．及びバ
イトマークインレジスタ（ＢＭＩＲ） ４２からも、バ
イトマークをパリティチェック回路（ＰＣ）Ｂ、Ｃ３３
ａ、４１ａに入力しており、該パリティチェック回路（
ＰＣ）Ｂ、Ｃ３３ａ。
ＳＵ）４にデータを送出するデータアウトレジスタ（Ｄ
ＯＲ） ３３．及び主記憶装置（ＭＳＵ） ４内のデー
タインレジスタ（ＤＩＲ） ４１において、該バイトマ
ークが１°のデータをチェックする必要があり、上記デ
ータアウトレジスタ（ＤＯＲ） ３３．及びデータイン
レジスタ（ＤＩＲ） ４１に対応して設けられているバ
イトマークアウトレジスタ（ＢＭＯＲ） ３４．及びバ
イトマークインレジスタ（ＢＭＩＲ） ４２からも、バ
イトマークをパリティチェック回路（ＰＣ）Ｂ、Ｃ３３
ａ、４１ａに入力しており、該パリティチェック回路（
ＰＣ）Ｂ、Ｃ３３ａ。
４１ａの構成が複雑になると共に、該レジスタ周辺の高
集積化を行う際に、該バイトマークの為に入力端子数が
増加して該高集積化を妨げる要因になると云う問題があ
った。
集積化を行う際に、該バイトマークの為に入力端子数が
増加して該高集積化を妨げる要因になると云う問題があ
った。
本発明は上記従来の欠点に鑑み、少なくとも、複数個の
装置（ＣＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）
と、主記憶装置（ＭＳＵ）とから構成されるデータ処理
装置において、該複数個の装置から主記憶装置（ＭＳＵ
）への書き込みを、バイト単位のデータ有効識別子であ
るバイトマークの値に従って行うときの該書き込みデー
タに対するチェック部の高集積化時の端子数の削減とデ
ータチェック回路の簡単化を図る為のデータチェック方
式を提供することを目的とするものである。 。
装置（ＣＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）
と、主記憶装置（ＭＳＵ）とから構成されるデータ処理
装置において、該複数個の装置から主記憶装置（ＭＳＵ
）への書き込みを、バイト単位のデータ有効識別子であ
るバイトマークの値に従って行うときの該書き込みデー
タに対するチェック部の高集積化時の端子数の削減とデ
ータチェック回路の簡単化を図る為のデータチェック方
式を提供することを目的とするものである。 。
上記問題点は下記の如くに構成されたデータチェック方
式によって解決される。
式によって解決される。
少なくとも、複数個の装置（ＣＰＵ、ＩＯＰ等）と、記
憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構
成されるデータ処理装置において、 該複数個の装置から主記憶装置（ＭＳＵ）への書き込み
を、バイト単位のデータ有効識別子であるバイトマーク
の値に従って行うときの該書き込みデータに対するチェ
ック方式であって、 上記記憶制御部（ＭＣＵ）で各装置から送出されてきた
該バイトマークが”■”に対応するバイトデータに対し
ては正規のデータチェックを行い、該バイトマークが“
０°に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、 以降での該書き込みデータに対するチェックを該バイト
マークに依存しないように構成する。
憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構
成されるデータ処理装置において、 該複数個の装置から主記憶装置（ＭＳＵ）への書き込み
を、バイト単位のデータ有効識別子であるバイトマーク
の値に従って行うときの該書き込みデータに対するチェ
ック方式であって、 上記記憶制御部（ＭＣＵ）で各装置から送出されてきた
該バイトマークが”■”に対応するバイトデータに対し
ては正規のデータチェックを行い、該バイトマークが“
０°に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、 以降での該書き込みデータに対するチェックを該バイト
マークに依存しないように構成する。
即ち、本発明によれば、複数個の装置（ＣＰＵ、 ＩＯ
Ｐ等）と、記憶制御部（ＭＣ［Ｉ）と、主記憶装置（Ｍ
ＳＵ）とから構成されるデータ処理装置において、中央
処理装置（ＣＰｔｌ） 、チャネルプロセッサ（ＩＯＰ
）等の各装置からの書き込みデータ、及びバイトマーク
を記憶制御部（ＭＣＵ）で受けたところにおいて、バイ
トマークインレジスタ（ＢＭＩＲ）の値が１′のところ
のバイト位置のデータをチェックし、該バイトマークイ
ンレジスタ（ＢＭＩＲ）の値が“‘０’のところのバイ
ト位置のデータは、パリティ保証回路で、該書き込みデ
ータ、及びパリティビットを、例えば、全“１″として
挿入するようにしたものであるので、該記憶制御部（Ｍ
ＣＵ）の出口、及び主記憶装置（ＭＳＵ）の入口でのデ
ータチェックがバイトマークの値によらなくなり、該デ
ータチェック回路が簡単になると共に、関連論理ブロッ
クに対する入力端子数が減少して高集積化が容易になる
と云う効果がある。
Ｐ等）と、記憶制御部（ＭＣ［Ｉ）と、主記憶装置（Ｍ
ＳＵ）とから構成されるデータ処理装置において、中央
処理装置（ＣＰｔｌ） 、チャネルプロセッサ（ＩＯＰ
）等の各装置からの書き込みデータ、及びバイトマーク
を記憶制御部（ＭＣＵ）で受けたところにおいて、バイ
トマークインレジスタ（ＢＭＩＲ）の値が１′のところ
のバイト位置のデータをチェックし、該バイトマークイ
ンレジスタ（ＢＭＩＲ）の値が“‘０’のところのバイ
ト位置のデータは、パリティ保証回路で、該書き込みデ
ータ、及びパリティビットを、例えば、全“１″として
挿入するようにしたものであるので、該記憶制御部（Ｍ
ＣＵ）の出口、及び主記憶装置（ＭＳＵ）の入口でのデ
ータチェックがバイトマークの値によらなくなり、該デ
ータチェック回路が簡単になると共に、関連論理ブロッ
クに対する入力端子数が減少して高集積化が容易になる
と云う効果がある。
。 以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、記憶制御部（ＭＣＵ） ３内に設けられているパリ
ティ保証回路３７が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。
り、記憶制御部（ＭＣＵ） ３内に設けられているパリ
ティ保証回路３７が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。
以下、該第１図によって、本発明のデータチェック方式
を説明する。
を説明する。
本データ処理装置においては、主記憶装置（ＭＳＵ）の
１語は、例えば、８バイトで構成されているので、該デ
ータに付加されて各装置（ＣＰＵ Ｏ，１，１０Ｐ）
１．２から送られてくるバイトマークは８ビツトで、そ
れぞれ、データインレジスタ（ＤＩＲ） ３１゜バイト
マークインレジスタ（ＢＭＩＲ） ３２にセットされた
後、それぞれスタック形式のバッファ（ＢＵＦＦＥＲ）
３５．３６にキューイングされ、書き込みアドレスに
よって決まる主記憶装置（ＭＳＵ） ４の各バンクに対
応するデータアウトレジスタ（００１？） ３１に先入
れ先出しくＦＩＦＯ）の形式で読み出され、例えば、パ
リティチェックを受けて、主記憶装置（ＭＳＵ） ４の
データインレジスタ（ＤＩＲ） ４１に入力され、該バ
イトマークが１”のバイトデータのみが書き込まれる。
１語は、例えば、８バイトで構成されているので、該デ
ータに付加されて各装置（ＣＰＵ Ｏ，１，１０Ｐ）
１．２から送られてくるバイトマークは８ビツトで、そ
れぞれ、データインレジスタ（ＤＩＲ） ３１゜バイト
マークインレジスタ（ＢＭＩＲ） ３２にセットされた
後、それぞれスタック形式のバッファ（ＢＵＦＦＥＲ）
３５．３６にキューイングされ、書き込みアドレスに
よって決まる主記憶装置（ＭＳＵ） ４の各バンクに対
応するデータアウトレジスタ（００１？） ３１に先入
れ先出しくＦＩＦＯ）の形式で読み出され、例えば、パ
リティチェックを受けて、主記憶装置（ＭＳＵ） ４の
データインレジスタ（ＤＩＲ） ４１に入力され、該バ
イトマークが１”のバイトデータのみが書き込まれる。
このとき、本発明においては、記憶制御部（ＭＣＵ）
３が各装置１．２からの書き込みデータ、及びバイトマ
ークを、それぞれ、データインレジスタ（Ｄｌｌ？）
３１．バイトマークインレジスタ（Ｂ旧Ｒ）３２で受け
た時点において、バイトマークが‘１’の所のバイト位
置のデータは、例えば、パリティチェック回路（ＰＣ）
Ａ ３１ａでパリティチェックが行われ、正常であると
、上記バッファ（ＢＵＦＦＥＲ） ３５に書き込まれる
が、該バイトマークが“０°の所のバイト位置のデータ
については、パリティ保証回路３７において、８亥デー
タ、及びパリティビットを、例えば、全゛１°として、
パリティを保証したデータを該バッファ（ＢＵＦＦＥＲ
） ３５に書き・込むように動作させる。
３が各装置１．２からの書き込みデータ、及びバイトマ
ークを、それぞれ、データインレジスタ（Ｄｌｌ？）
３１．バイトマークインレジスタ（Ｂ旧Ｒ）３２で受け
た時点において、バイトマークが‘１’の所のバイト位
置のデータは、例えば、パリティチェック回路（ＰＣ）
Ａ ３１ａでパリティチェックが行われ、正常であると
、上記バッファ（ＢＵＦＦＥＲ） ３５に書き込まれる
が、該バイトマークが“０°の所のバイト位置のデータ
については、パリティ保証回路３７において、８亥デー
タ、及びパリティビットを、例えば、全゛１°として、
パリティを保証したデータを該バッファ（ＢＵＦＦＥＲ
） ３５に書き・込むように動作させる。
この結果、該記憶制御部（ＭＣＵ） ３の出口に設けら
れているデータアウトレジスタ（ＤＯＲ） ３３．及び
主記憶装置（ＭＳＵ） ４の人力に設けられているデー
タインレジスタ（ＤＩＲ） ４１においては、パリティ
チェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａにおいて、
該バイトマークの値に関係なく常時データチェック （
例えば、本例ではパリティチェック）を行えばよいよう
になり、該データアウトレジスタ（ＤＯＲ） ３３゜及
びデータインレジスタ（ＤＩＲ） ４１に対するパリテ
ィチェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａはバイト
マークを必要とせず、その構成が簡単化できることにな
る。
れているデータアウトレジスタ（ＤＯＲ） ３３．及び
主記憶装置（ＭＳＵ） ４の人力に設けられているデー
タインレジスタ（ＤＩＲ） ４１においては、パリティ
チェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａにおいて、
該バイトマークの値に関係なく常時データチェック （
例えば、本例ではパリティチェック）を行えばよいよう
になり、該データアウトレジスタ（ＤＯＲ） ３３゜及
びデータインレジスタ（ＤＩＲ） ４１に対するパリテ
ィチェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａはバイト
マークを必要とせず、その構成が簡単化できることにな
る。
この為、該バイトデータが通る論理回路の高集積化に際
しては、従来方式に比較してバイトマーク（８ビツト）
を必要としないだけ端子数が削減でき、該高集積化が容
易となる。
しては、従来方式に比較してバイトマーク（８ビツト）
を必要としないだけ端子数が削減でき、該高集積化が容
易となる。
このように、本発明は、少なくとも、複数個の装置（Ｃ
ＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）と、主記
憶装置（ＭＳＵ）とから構成されるデータ処理装置にお
いて、該複数個の装置から主記憶装置（ＭＳＵ）への書
き込みを、バイト単位のデータ有効識別子であるバイト
マークの値に従って行う際に、各装置からのデータ、及
びバイトマークを記憶制御部（ＭＣＯ）で受は取った所
で、バイトマークが°１°のデータに対しては従来と同
じパリティチェックを行うが、＝亥バイトマークが０°
のデータに対しては、該データ、及びパリティビットを
、例えば、全１１１とするような固定パターンでパリテ
ィを保証して次段に送出し、以後でのパリティチェック
はバイトマークの値に関係なく常時行えるようにした所
に特徴がある。
ＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）と、主記
憶装置（ＭＳＵ）とから構成されるデータ処理装置にお
いて、該複数個の装置から主記憶装置（ＭＳＵ）への書
き込みを、バイト単位のデータ有効識別子であるバイト
マークの値に従って行う際に、各装置からのデータ、及
びバイトマークを記憶制御部（ＭＣＯ）で受は取った所
で、バイトマークが°１°のデータに対しては従来と同
じパリティチェックを行うが、＝亥バイトマークが０°
のデータに対しては、該データ、及びパリティビットを
、例えば、全１１１とするような固定パターンでパリテ
ィを保証して次段に送出し、以後でのパリティチェック
はバイトマークの値に関係なく常時行えるようにした所
に特徴がある。
以上、詳細に説明したように、本発明のデータチェック
方式は、複数個の装置（ＣＰＵ、 ＩＯＰ等）と、記憶
制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構成
されるデータ処理装置において、中央処理装置（ＣＰＵ
） 、チャネルプロセッサ（ＩＯＰ）等の各装置からの
書き込みデータ、及びバイトマークを記憶制御部（ＭＣ
Ｕ）で受けたところにおいて、バイトマークインレジス
タ（８旧Ｒ）の値が１°のところのバイト位置のデータ
をチェックし、該バイトマークインレジスタ（ＢＭＩＲ
）の値が°‘０’のところのバイト位置のデータは、パ
リティ保証回路で、該書き込みデータ、及びパリティビ
ットを、例えば、全“ｌ゛として挿入するようにしたも
のであるので、該記憶制御部（１’１ｃＩｊ）の出口、
及び主記憶装置 （１’１ｓｔｌ）の入口でのデータチ
ェックがバイトマークによらなくなり、該データチェッ
ク回路が簡単になると共に、関連論理ブロックに対する
入力端子数が減少して高集積化が容易になると云う効果
がある。
方式は、複数個の装置（ＣＰＵ、 ＩＯＰ等）と、記憶
制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構成
されるデータ処理装置において、中央処理装置（ＣＰＵ
） 、チャネルプロセッサ（ＩＯＰ）等の各装置からの
書き込みデータ、及びバイトマークを記憶制御部（ＭＣ
Ｕ）で受けたところにおいて、バイトマークインレジス
タ（８旧Ｒ）の値が１°のところのバイト位置のデータ
をチェックし、該バイトマークインレジスタ（ＢＭＩＲ
）の値が°‘０’のところのバイト位置のデータは、パ
リティ保証回路で、該書き込みデータ、及びパリティビ
ットを、例えば、全“ｌ゛として挿入するようにしたも
のであるので、該記憶制御部（１’１ｃＩｊ）の出口、
及び主記憶装置 （１’１ｓｔｌ）の入口でのデータチ
ェックがバイトマークによらなくなり、該データチェッ
ク回路が簡単になると共に、関連論理ブロックに対する
入力端子数が減少して高集積化が容易になると云う効果
がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来のデータチェック方式を説明する図。
である。
図面において、
１は中央処理装置（ＣＰ［ＩＯ，１） 。
２はチャネルプロセッサ（ＩＯＰ）。
３は記憶制御部（ＭＣＵ） 。
３１．４１はデータインレジスタ（ＤＩＲ）。
３２．４２はバイトマークインレジスタ（ＢＭＩＲ）。
３３はデータアウトレジスタ（ＤＯＲ） 。
３４はバイトマークアウトレジスタ（ＢＭＯＲ） 。
３５．３６はハラ７ ア（ＢＵＦ Ｆ ＨＲ） ＋３１
ａ、３３ａ、４１ａはパリティチェック回路（ＰＣ）Ａ
、Ｂ、Ｃ。 ３７はパリティ保証回路。 をそれぞれ示す。
ａ、３３ａ、４１ａはパリティチェック回路（ＰＣ）Ａ
、Ｂ、Ｃ。 ３７はパリティ保証回路。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 少なくとも、複数個の装置（１、２）と、記憶制御部（
ＭＣＵ）（３）と、主記憶装置（ＭＳＵ）（４）とから
構成されるデータ処理装置において、 該複数個の装置（１、２）から主記憶装置（ＭＳＵ）（
４）への書き込みを、バイト単位のデータ有効識別子で
あるバイトマークの値に従って行うときの該書き込みデ
ータに対するチェック方式であって、上記記憶制御部（
ＭＣＵ）（３）で各装置（１、２）から送出されてきた
該バイトマークが‘１’に対応するバイトデータに対し
ては正規のデータチェックを行い、該バイトマークが‘
０’に対応するバイトデータに対しては、固定パターン
を生成して、各装置（１、２）からの入力データと入れ
替える手段（３７）を設けて、 以降での該書き込みデータに対するチェックを該バイト
マークに依存しないようにしたことを特徴とするデータ
チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271311A JPH0766338B2 (ja) | 1987-10-27 | 1987-10-27 | 記憶制御部 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271311A JPH0766338B2 (ja) | 1987-10-27 | 1987-10-27 | 記憶制御部 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112433A true JPH01112433A (ja) | 1989-05-01 |
| JPH0766338B2 JPH0766338B2 (ja) | 1995-07-19 |
Family
ID=17498281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271311A Expired - Fee Related JPH0766338B2 (ja) | 1987-10-27 | 1987-10-27 | 記憶制御部 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766338B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171543U (ja) * | 1982-05-10 | 1983-11-16 | オムロン株式会社 | コ−ド入力装置 |
| JPS58200352A (ja) * | 1982-05-17 | 1983-11-21 | Toshiba Corp | 演算オプシヨンハ−ドウエアにおける診断方式 |
-
1987
- 1987-10-27 JP JP62271311A patent/JPH0766338B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171543U (ja) * | 1982-05-10 | 1983-11-16 | オムロン株式会社 | コ−ド入力装置 |
| JPS58200352A (ja) * | 1982-05-17 | 1983-11-21 | Toshiba Corp | 演算オプシヨンハ−ドウエアにおける診断方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766338B2 (ja) | 1995-07-19 |
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