JPH01159729A - 記号列照合メモリおよびそのカスケード接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル情報通信分野に利用される。

本発明は、ディジタル情報通信に用いられる記号列照合
メモリとそのカスケード接続方式に関し、特に、ＣＰＵ
とのインタフェースの変更なしに、登録バタン記号列容
量が拡張可能な記号列照合メモリおよびそのカスケード
接続方式に関する。

〔概要〕

本発明は、記憶手段にあらかじめ所定の記号列を記憶し
、この記憶された記号列と外部から入力される照合記号
列とを比較し、一致が存在することを示す一致信号、一
致が複数個存在することを示す多重一致信号ならびに一
致が存在するアドレスコードを出力する記号列照合メモ
リにおいて、カスケード接続用入力端子とカスケード接
続用出力端子とを設け、前記カスケード接続用入力端子
がアクティブかインアクティブに従って、前記カスケー
ド接続用出力端子、一致信号出力端子および多重一致信
号出力端子をアクティブかインアクティブかに制御でき
るようにすることにより、カスケード接続を可能とした
ものである。

〔従来の技術〕

従来、この種の記号列照合メモリは、第３図に示すよう
に、外部クロック入力端子１２から入力される外部クロ
ックによって動作するシフトレジスタ１３と、複数個の
アドレスを持ち各アドレスにはシフトレジスタ１３と同
規模の記憶手段を有しシフトレジスタ１３の内容と全ア
ドレスにおける前記記憶手段に格納された内容とを並列
に比較し各アドレスごとに一致したか否かを示す比較結
果信号２６を出力する連想メモリ１４と、比較結果信号
２６を入力し一致が存在する場合に一致信号２７と、一
致が複数個存在する場合に多重一致信号２８と、比較結
果信号２６を符号化し一致した前記記憶手段のアドレス
コード２９とを出力するプライオリティエンコーダ（Ｐ
ＥＣＤ）１５と、一致信号２７、多重一致信号２８およ
びアドレスコード２９をそれぞれ出力する一致信号出力
端子１６、多重一致信号出力端子１７およびアドレスコ
ード出力端子１８とを備えている。

そして、プライオリティエンコーダ１５は第４図に示す
入力と出力とを育し、第１表に示す真理値表に従った動
作を行う。すなわち２″個（ｎは自然数）の入力中−つ
でもｒ）（Ｊがあればシングルマツチ（ＳＭ）出力はｒ
　Ｉ（Ｊとなり、複数のＨがあればマルチマツチ（ＭＭ
）出力が「Ｈ」となり、Ｑ＋　”’−Ｑｌ、出力からは
所定の符号化されたｎ個の出力が出力される。すなわち
、前記シングルマツチ出力は一致信号２７となり、前記
マルチマツチ出力は多重一致信号２８となり、前記Ｑ、
−Ｑ、、出力はアドレスコード２９となる。

〔発明が解決しようとする問題点〕

前述した従来の記号列照合メモリは、カスケード結合す
る端子が存在しなかったので、従来の記号列照合メモリ
を複数個使用する場合は、一致したか否か、一致アドレ
スコード結果を各記号列照合メモリ個別に読み出す必要
があり、記号列照合メモリの使用個数が増えるにつれ、
照合結果を得るまでの処理時間が増加する欠点があった
。また、ある記号列を入力した際、複数個の記号列照合
メモリで一致が生じた場合、多重一致と判定するために
、外部回路あるいはソフトウェアの追加が必要である欠
点があった。

本発明の目的は、前記の欠点を除去することにより、カ
スケード接続可能な記号列照合メモリとそのカスケード
接続方式を提供することにある。

〔問題点を解決するための手段〕

本発明の記号列照合メモリは、外部クロックによって動
作するシフトレジスタと、複数個のアドレスを持ち各ア
ドレスには前記シフトレジスタと同規模の記憶手段を有
し前記シフトレジスタの内容と全アドレスにおける前記
記憶手段に格納された内容とを並列に比較し各アドレス
ごとに一致したか否かを示す比較結果信号を出力する記
憶比較手段と、前記比較結果信号を入力し一致が存在す
る場合に一致信号と、一致が複数個存在する場合に多重
一致信号と、前記比較結果信号を符号化し一致した前記
記憶手段のアドレスコードとを出力するプライオリティ
エンコーダと、前記一致信号、多重一致信号およびアド
レスコードをそれぞれ出力する一致信号出力端子、多重
一致信号出力端子およびアドレスコード出力端子とを備
えた記号列照合メモリにおいて、カスケード接続用入力
端子とカスケード接続用出力端子とを備え、前記カスケ
ード接続用入力端子がアクティブ入力時の場合に、前記
一致信号出力端子は前記一致信号の出力にかかわらずイ
ンアクティブ、前記カスケード接続用出力端子はアクテ
ィブ、前記多重一致信号出力端子は前記一致信号が出力
されているときはアクティブ、出力されていないときは
インアクティブ、前記カスケード接続用入力端子がイン
アクティブ入力時の場合には、前記カスケード接続用出
力端子は前記一致信号が出力されているときはアクティ
ブ、出力されていないときはインアクティブにそれぞれ
制御する制御手段を備えたことを特徴とする。

本発明の記号列照合メモリのカスケード接続方式は、前
記本発明の記号列照合メモリを複数個備え、第一の記号
列照合メモリの前記カスケード接続用入力端子および前
記カスケード接続用出力端子はそれぞれ接地電位および
第二の記号列照合メモリの前記カスケード接続用入力端
子に接続され、前記第一および第二の記号列照合メモリ
の前記−致信号出力端子はそれぞれ第二のプライオリテ
ィエンコーダの入力に接続され、前記多重信号出力端子
はそれぞれ所定の論理演算を行う論理回路の入力に接続
され、前記アドレスコード出力端子は前記プライオリテ
ィエンコーダの出力とともに共通に一つのバスに接続さ
れ、前記論理回路の出力は多重一致出力信号線に接続さ
れ、以下同様に第三、第四、　、の記号列照合メモリが
接続されたことを特徴とする。

〔作用〕

制御手段により、カスケード接続用入力端子がアクティ
ブかインアクティブであるかに従って、カスケード接続
用出力端子、一致信号出力端子および多重一致信号出力
端子がアクティブかインアクティブであるかが規定され
る。そこで、カスケード接続を行う場合、一番目の記号
列照合メモリのカスケード接続用入力端子を接地しイン
アクティブとし、そのカスケード接続用出力端子を二番
目の記号列照合メモリのカスケード接続用入力端子を接
続する。この場合、一番目の前記メモリで一致が発生す
ると、二番目の前記メモリのカスケード接続用入力端子
はアクティブとなり、その−致信号出力端子は一致信号
が発生してインアクティブとなり、その多重信号出力端
子はアクティブとなる。

これにより、一番目と二番目の前記メモリでともに一致
信号が発生したとすると、一番目の前記メモリの一致信
号出力端子はアクティブ、多重−致信号出力端子はイン
アクティブ、二番目の前記メモリの一致信号出力端子は
インアクティブ、多重信号出力端子はアクティブとなる
。

従って、各一致信号出力端子および各多重一致信号端子
の論理状態、例えば一致信号はプライオリティエンコー
ダ、多重一致信号はオアゲートで総合的に判断すること
により、カスケード接続した場合の一致信号出力、多重
一致信号出力およびそのアドレスコードを得ることがで
きる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の記号列照合メモリの一実施例の構成
図である。本実施例の記号列照合メモリは、クロック入
力端子１２から入力された外部クロックによってデータ
入力端子１１から入力される複数ｎのデータをシフト動
作する有限長のシフトレジスタ１３と、複数個のアドレ
スを持ち各アドレスにはシフトレジスタ１３と同規模の
記憶手段を有しシフトレジスタ１３の内容と全アドレス
における前記記憶手段に格納された内容とを並列に比較
し各アドレスごとに一致したか否かを示す比較結果信号
２６を出力する記憶比較手段としての連想メモリ１４と
、比較結果信号２６を入力し一致が存在する場合に一致
信号２７と、一致が複数個存在する場合に多重一致信号
２８と、比較結果信号２６を符号化し一致した前記記憶
手段のアドレスコード２９とを出力するプライオリティ
エンコーダ１５と、一致信号２７、多重一致信号２８お
よびアドレスコード２９をそれぞれ出力する一致信号出
力端子１６、多重−致信号出力端子１７およびアドレス
コード出力端子１８と、カスケード接続用入力端子１９
と、カスケード接続用出力端子２５と、カスケード接続
用入力端子１９がアクティブ入力時の場合に、一致信号
出力端子１６は一致信号２７の出力にかかわらずインア
クティブ、カスケード接続用出力端子２５はアクティブ
、カスケード接続用入力端子１９がインアクティブ入力
時の場合、カスケード接続用出力端子２５は一致信号２
７が出力されているときはアクティブ、出力されていな
ければインアクティブにそれぞれ制御する制御手段２０
とを備えている。

そして、制御手段２０は、一方の入力がカスケード接続
用入力端子１９に接続され出力がカスケード接続用出力
端子２５に接続された２入力のオアゲート２１と、一方
の反転入力がオアゲート２１の一方の入力に接続され他
方の入力が一致信号２７に接続され出力がオアゲート２
１の他方の入力および一致信号出力端子１６に接続され
た２入力のアンドゲート２２と、一方の入力がアンドゲ
ート２２の一方の反転入力に接続され他方の入力が一致
信号２７に接続された２入力のアンドゲート２３と、一
方の入力がアンドゲート２３の出力に接続され他方の入
力が多重一致信号２８に接続され出力が多重信号出力端
子１７に接続された２入力のオアゲート２４とを含んで
いる。なお本実施例はアクティブｒ）（ｊの場合を示し
ている。

本発明の特徴は、第１図において、カスケード接続用入
力端子１９と、カスケード接続用出力端子２５と、制御
手段２０とを設け、図示のように接続したことにある。

次に、本実施例の動作について説明する。始めに、制御
手段２０の論理動作について説明する。第２表に論理動
作の真理値表を示す。すなわち、制御手段２０は次のよ
うに制御動作を行う。

■　カスケード接続用入力端子１９がアクティブの場合
、 ・一致信号出力端子１６は、インアクティブ、・多重信
号出力端子１７は、 一致信号出力時はアクティブ、 一致信号非出力時はインアクティブ、 ・カスケード接続用出力端子２５は、アクティブ。

■　カスケード接続用入力端子１９がインアクティブの
場合、 ・一致信号出力端子１６は、 一致信号出力時はアクティブ、 一致信号非出力時はインアクティブ、 ・多重一致信号出力端子１７は、 多重一致信号出力時はアクティブ、 それ以外はインアクティブ、 ・カスケード接続用出力端子２５は、 一致信号出力時はアクティブ、 それ以外はインアクティブ。

外部クロック入力端子１２より外部クロックを入力し、
それと同期したデータをデータ入力端子１１より入力す
ると、シフトレジスタ１３と、連想メモリ１４にあらか
じめ登録された全パターン記号列とを並列に実時間で比
較し比較結果信号２６が出力される。そして、一致が発
生したアドレスに対応し、プライオリティエンコーダ１
５の入力となるＩ信号線がアクティブとなる。プライオ
リティエンコーダ１５からの出力は制御手段２０により
、カスケード接続用入力端子１９がアクティブのときは
、連想メモリ１４からの全一致信号に無関係に、一致信
号出力端子１６はインアクティブとなり、多重一致信号
出力端子１７は、連想メモリ１４に一致が発生していな
いときのみインアクティブ、それ以外はアクティブとな
る。また、カスケード接続用入力端子１９がインアクテ
ィブのときは、連想メモリ１４で一致が発生した場合は
一致信号出力端子１６がアクティブとなり、一致が複数
個発生したときのみ多重−致信号出力端子１７がアクテ
ィブとなる。カスケード接続用出力端子２５は、カスケ
ード接続用入力端子１９がアクティブのとき、あるいは
一致信号出力端子１６がアクティブのときアクティブと
なる。

第２図は本発明の記号列照合メモリのカスケード接続方
式の一実施例を示すブロック構成図で、第１図に示した
本発明のカスケード接続可能な記号列照合メモリを２個
カスケード接続したものである。本実施例は、連想メモ
リ３２を含む第−記号列緻合メモリ３１と、連想メモリ
３４を含む第二記号列照合メモリ３３と、第一および第
二記号列照合メモリ３１および３３の入力にそれぞれ接
続されたデータバス３５およびクロック信号線３６と、
第一記号列照合メモリ３１のカスケード接続用入力端子
１９をインアクティブに固定するための接地線３７と、
第一記号列照合メモリ３１のカスケード接続用出力端子
２５と第二記号列照合メモリ３３のカスケード接続用入
力端子１９とを結ぶ信号線３８と、第一および第二記号
列照合メモリ３１および３３の一致アドレスコード出力
をマルチ接続したバス３９と、入力が第一および第二記
号列照合メモリ３１および３３の一致信号出力端子１６
と信号線４１および４２で接続されたプライオリティエ
ンコーダ４０と、一方の入力が第一記号列照合メモリ３
１の多重一致信号出力端子１７と信号線４４で接続され
他方の入力が第二記号列照合メモリ３３の多重一致信号
出力端子１７と信号線４５で接続されたオアゲート４３
と、オアゲート４３の出力に接続されカスケード接続さ
れた第一および第二記号列照合メモリ３１および３３の
少なくとも一方で多重一致していることを示す出力信号
線４６と、一致アドレスコード出力バス３９とプライオ
リティエンコーダ４０の出力とをあわせ、連想メモリ３
２および３４の二つを通しての一致アドレスコードを示
す出力バス４７とを含んでいる。

本発明の特徴は、第２図において、第一記号列照合メモ
リ３１と第二記号列照合メモリ３２とを、プライオリテ
ィエンコーダ４０およびオアゲート４３とを用いて、同
図に示すように接続したことにある。

次に本実施例の動作について説明する。連想メモリ３２
内のアドレス「００」および「０１」にそレソレバタン
記号列ｒＡＢｃＤＥＦ」、ｒＸＹＺＪを、連想メモリ３
４内のアドレス「００」および「０１」にそれぞれバタ
ン記号列「○ＰＱＲ３ＴＵＪｒＸＹＺＪをあらかじめ登
録しておく。クロック信号線３６より外部クロックと、
データバス３５よりそのクロックに同期して照合記号列
ｒＡＢＣＤＥＦ」を入力すると、連想メモリ３２におい
て一致が発生し、バス３９には一致アドレスコードの「
００」、信号線３８および４１はアクティブ出力、出力
バス４７には一致アドレスコードｒ０００Ｊが出力され
る。

このとき信号線４４．４２および４５はインアクティブ
出力、記号列照合メモリ３３のアドレスコード出力端子
１８はハイインピーダンスである。同様にして、データ
バス３５より照合記号列ｒＯＰＱＲ３ＴＵ」を入力する
と、連想メモリ３４で一致が発生し、バス３９には一致
アドレスコード「００」が出力され、信号線４２はアク
ティブ出力となり、出力バス４７は「１００」となる。

このとき、信号線３８．４１．４４および４５はインア
クティブ出力、第一記号列照合メモリ３１のアドレスコ
ード出力端子１８はハイインピーダンスとなる。

次に同様にして、データバス３５より照合記号列ｒＸＹ
ＺＪをクロック信号線３６からの外部クロックに同期さ
せて入力すると、連想メモリ３２および３４の両方で一
致が生じる。このとき、バス３９は一致アドレスコード
「０１」となり、信号線４１および３８はアクティブ出
力となる。カスケード接続用の信号線３８がアクティブ
なため、連想メモリ３４で一致が発生しているにもかか
わらず、信号線４２はインアクティブ、記号列照合メモ
リ３３のアドレスコード出力端子１８はハイインピーダ
ンスになる。

また信号線４４はインアクティブであるが信号線４５は
アクティブ出力となり、出力信号線４６もアクティブと
なり、カスケード接続した第一および第二記号列照合メ
モリ３１および３３内で多重一致が発生したことが分か
る。

なお、前述の接続方式の実施例においては、記号列照合
メモリ２個をカスケード接続した場合を示したけれども
、３個以上になっても第二記号列照合メモリと同様に順
次カスケード接続することができる。

また、以上の説明はすべてアクティブｒ）（Ｊとしたけ
れども、アクティブｒ　Ｌ　Ｊの場合も論理を逆にする
ことにより同様に適用される。

〔発明の効果〕

以上説明したように、本発明は、前述の手段を有するこ
とにより、記号列照合メモ’Ｊｆｆｌ数個をカスケード
接続することが可能となり、その場合ＣＰＵからは、連
想メモリの容量が拡張した１個の大容量の記号列照合メ
モリと見え、簡易に登録バタン容量の拡張ができる効果
がある。また複数個のＬＳＩ化されたチップにまたがる
多重一致の発生も簡易に検出できる効果がある。

【図面の簡単な説明】

第１図は本発明の記号列照合メモリの第一実施例を示す
ブロック構成図。 第２図は本発明の記号列照合メモリのカスケード接続方
式の第二実施例を示すブロック構成図。 第３図は従来例の記号列照合メモリを示すブロック構成
図。 第４図はプライオリティエンコーダの説明図。 １１・・・データ入力端子、１２・・・外部クロック入
力端子、１３・・・シフトレジスタ、１４．３２．３４
・・・連想メモリ、１５．４０・・・プライオリティエ
ンコーダ（ＰＥＣＤ）、１６・・・一致信号出力端子、
１７・・・多重一致信号出力端子、１８・・・アドレス
コード出力端子、１９・・・カスケード接続用入力端子
、２０・・・制御手段、２１．２４．４３・・・オアゲ
ート、２２．２３・・・アンドゲート、２５・・・カス
ケード接続用出力端子、３１．３３・・・記号列照合メ
モリ、３５・・・データバス、３６・・・クロック信号
線、３７・・・接地線、３８．４１．４２．４４．４５
・・・信号線、３９・・・バス、４６・・・出力信号線
、４７・・・出力バス。

Claims (2)

【特許請求の範囲】
1. （１）外部クロックによって動作するシフトレジスタ（
   １３）と、 複数個のアドレスを持ち各アドレスには前記シフトレジ
   スタと同規模の記憶手段を有し前記シフトレジスタの内
   容と全アドレスにおける前記記憶手段に格納された内容
   とを並列に比較し各アドレスごとに一致したか否かを示
   す比較結果信号を出力する記憶比較手段（１４）と、 前記比較結果信号を入力し一致が存在する場合に一致信
   号と、一致が複数個存在する場合に多重一致信号と、前
   記比較結果信号を符号化し一致した前記記憶手段のアド
   レスコードとを出力するプライオリティエンコーダ（１
   ５）と、 前記一致信号、多重一致信号およびアドレスコードをそ
   れぞれ出力する一致信号出力端子（１６）、多重一致信
   号出力端子（１７）およびアドレスコード出力端子（１
   ８）と を備えた記号列照合メモリにおいて、 カスケード接続用入力端子（１９）とカスケード接続用
   出力端子（２５）とを備え、 前記カスケード接続用入力端子がアクティブ入力時の場
   合に、前記一致信号出力端子は前記一致信号の出力にか
   かわらずインアクティブ、前記カスケード接続用出力端
   子はアクティブ、前記多重一致信号出力端子は前記一致
   信号が出力されているときはアクティブ、出力されてい
   ないときはインアクティブ、 前記カスケード接続用入力端子がインアクティブ入力時
   の場合には、前記カスケード接続用出力端子は前記一致
   信号が出力されているときはアクティブ、出力されてい
   ないときはインアクティブにそれぞれ制御する制御手段
   （２０）を 備えたことを特徴とする記号列照合メモリ。
2. （２）外部クロックによって動作するシフトレジスタと
   、複数個のアドレスを持ち各アドレスには前記シフトレ
   ジスタと同規模の記憶手段を有し前記シフトレジスタの
   内容と全アドレスにおける前記記憶手段に格納された内
   容とを並列に比較し各アドレスごとに一致したか否かを
   示す比較結果信号を出力する記憶比較手段と、前記比較
   結果信号を入力し一致が存在する場合に一致信号と、一
   致が複数個存在する場合に多重一致信号と、前記比較結
   果信号を符号化し一致した前記記憶手段のアドレスコー
   ドとを出力するプライオリティエンコーダと、前記一致
   信号、多重一致信号およびアドレスコードをそれぞれ出
   力する一致信号出力端子、多重一致信号出力端子および
   アドレスコード出力端子と、カスケード接続用入力端子
   と、カスケード接続用出力端子と、前記カスケード接続
   用入力端子がアクティブ入力時の場合に、前記一致信号
   出力端子は前記一致信号の出力にかかわらずインアクテ
   ィブ、前記カスケード接続用出力端子はアクティブ、前
   記カスケード接続用入力端子がインアクティブの場合、
   前記カスケード接続用出力端子は前記一致信号が出力さ
   れているときはアクティブ、出力されていないときはイ
   ンアクティブにそれぞれ制御する制御手段とを備えた記
   号列照合メモリを複数個備え、 第一の記号列照合メモリ（３１）の前記カスケード接続
   用入力端子および前記カスケード接続用出力端子はそれ
   ぞれ接地電位および第二の記号列照合メモリ（３３）の
   前記カスケード接続用入力端子に接続され、前記第一お
   よび第二の記号列照合メモリの前記一致信号出力端子は
   それぞれ第二のプライオリティエンコーダ（４０）の入
   力に接続され、前記多重信号出力端子はそれぞれ所定の
   論理演算を行う論理回路（４８）の入力に接続され、前
   記アドレスコード出力端子は前記プライオリティエンコ
   ーダの出力とともに共通に一つのバス（４７）に接続さ
   れ、前記論理回路の出力は多重一致出力信号線（４６）
   に接続され、以下同様に第三、第四、……、の記号列照
   合メモリが接続された ことを特徴とする記号列照合メモリのカスケード接続方
   式。