JPH01113840A - 診断共用回路 - Google Patents
診断共用回路Info
- Publication number
- JPH01113840A JPH01113840A JP62270080A JP27008087A JPH01113840A JP H01113840 A JPH01113840 A JP H01113840A JP 62270080 A JP62270080 A JP 62270080A JP 27008087 A JP27008087 A JP 27008087A JP H01113840 A JPH01113840 A JP H01113840A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- diagnostic
- lsi
- address
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、処理装置の実装上、限られた回路構成品に係
り、特にＬＳＩの回路に好適な、ラッチ回路の初期設定
可能な、診断共用回路に関する。
り、特にＬＳＩの回路に好適な、ラッチ回路の初期設定
可能な、診断共用回路に関する。
従来の装置における診断回路内蔵ＬＳＩ等においては、
診断専用回路２診断専用ピンは、ＬＳＩ単体のテスト時
のみ使用されるだけで、入出力ピンの有効利用、ＬＳＩ
内の論理素子の有効利用という点について、配慮されず
に、論理設計をしていた。なお、この種の回路で、関連
するものとしては、例えば、特開昭５８−１６５０６７
号が、挙げられる。
診断専用回路２診断専用ピンは、ＬＳＩ単体のテスト時
のみ使用されるだけで、入出力ピンの有効利用、ＬＳＩ
内の論理素子の有効利用という点について、配慮されず
に、論理設計をしていた。なお、この種の回路で、関連
するものとしては、例えば、特開昭５８−１６５０６７
号が、挙げられる。
上記従来技術は、診断専用回路を含むＬＳＩ内において
、処理装置の通常の動作において使用されず、特に、フ
リップフロップ等ラッチ回路の診断回路、及び診断専用
ピンは、ＬＳＩ単体のテスト時のみ使用されるだけで、
ピンの有効利用、ＬＳＳ四回路論理素子の有効利用とい
う点について配慮されておらず、ピンネックになる等、
例えば回路の初期設定値の変更による回路変更時には。
、処理装置の通常の動作において使用されず、特に、フ
リップフロップ等ラッチ回路の診断回路、及び診断専用
ピンは、ＬＳＩ単体のテスト時のみ使用されるだけで、
ピンの有効利用、ＬＳＳ四回路論理素子の有効利用とい
う点について配慮されておらず、ピンネックになる等、
例えば回路の初期設定値の変更による回路変更時には。
再度ＬＳＩを設計しなければならないという問題があっ
た。
た。
本発明の目的は、上記問題点を解決するため、回路の初
期設定が、ＬＳＩ外から、該ＬＳＩの入出力ピンの追加
をすることなくできるよう、また、診断専用回路をも、
有効に利用することにより、ＬＳＩ内あるいは、パッケ
ージ内回路の有効利用を計った診断共用回路を提供する
ことにある。
期設定が、ＬＳＩ外から、該ＬＳＩの入出力ピンの追加
をすることなくできるよう、また、診断専用回路をも、
有効に利用することにより、ＬＳＩ内あるいは、パッケ
ージ内回路の有効利用を計った診断共用回路を提供する
ことにある。
上記目的は、診断回路内蔵方式のＬＳＩにおいて、電源
ＯＮ時に、ＲＯＭの内容を各々のフリップフロップに、
初期設定するため、イニシアライズ信号を送出するイニ
シアライズ制御回路と、ＲＯＭのデータをセットするた
めの、クロック発生回路、及びイエシアライズ時と１通
常動作時を切替る、切替回路、ＲＯＭのアドレスをイエ
シアライズ時に＋ＩＵＰするアドレスカウンタを設け。
ＯＮ時に、ＲＯＭの内容を各々のフリップフロップに、
初期設定するため、イニシアライズ信号を送出するイニ
シアライズ制御回路と、ＲＯＭのデータをセットするた
めの、クロック発生回路、及びイエシアライズ時と１通
常動作時を切替る、切替回路、ＲＯＭのアドレスをイエ
シアライズ時に＋ＩＵＰするアドレスカウンタを設け。
またＲＯＭには、各々のフリップフロップにセットした
い値を書込んでおくことにより、達成される。
い値を書込んでおくことにより、達成される。
診断回路内蔵ＬＳＩにおいて、イニシアライズ制御回路
より、イニシアライズ信号が送出される。
より、イニシアライズ信号が送出される。
この時、ＲＯＭは、アドレスカウンタによりアドレスｌ
□ ）を指定される。またＲＯＭのアドレス′０′に
は、フリップフロップ（ＦＦ）群のアドレスと、それら
ＦＦの初期設定するためのデータが書込まれているもの
とする。切替回路は、ＬＳＩ単体診断時のスキャンイン
状態になり、各々のＦＦは診断用データ信号線よりＲＯ
Ｍのデータの入力待ち状態になる。そして、アドレス′
０′の該サイクルにおいて、クロック発生回路より、ク
ロックが送出されることにより、各ＦＦには、データが
書込まれる。このように、イエシアライズ時１サイクル
に１回クロックが発生することにより、各アドレス毎に
、所望のデータをセットすることができる。
□ ）を指定される。またＲＯＭのアドレス′０′に
は、フリップフロップ（ＦＦ）群のアドレスと、それら
ＦＦの初期設定するためのデータが書込まれているもの
とする。切替回路は、ＬＳＩ単体診断時のスキャンイン
状態になり、各々のＦＦは診断用データ信号線よりＲＯ
Ｍのデータの入力待ち状態になる。そして、アドレス′
０′の該サイクルにおいて、クロック発生回路より、ク
ロックが送出されることにより、各ＦＦには、データが
書込まれる。このように、イエシアライズ時１サイクル
に１回クロックが発生することにより、各アドレス毎に
、所望のデータをセットすることができる。
以下本発明の一実施例を、第１図〜第３図により説明す
る。１は１個のＬＳＩ内部を示しており、−点鎖線の外
側は、ＬＳＩの外にある論理とする。
る。１は１個のＬＳＩ内部を示しており、−点鎖線の外
側は、ＬＳＩの外にある論理とする。
２は、電源ＯＮにより、動作する、イニシアライズ制御
回路、３は、クロック発生回路、４は、通常動作時と、
ＲＯＭイニシアライズ時を切替える切替回路、５は、Ｒ
ＯＭ６のアドレスを出力するアドレスカウンタ回路であ
る。また、１のＬＳＩ内部の７，８，９，１０，１１は
、ＬＳＩの診断のために付加した診断専用回路であり、
１２．１４は、装置の通常動作時に用いられるフリップ
フロップ（Ｆ Ｆ）回路であり、１３は、１２．１４の
間に組まれている組合せ回路であり、１７．１８は１通
常動作時に使用される回路である。
回路、３は、クロック発生回路、４は、通常動作時と、
ＲＯＭイニシアライズ時を切替える切替回路、５は、Ｒ
ＯＭ６のアドレスを出力するアドレスカウンタ回路であ
る。また、１のＬＳＩ内部の７，８，９，１０，１１は
、ＬＳＩの診断のために付加した診断専用回路であり、
１２．１４は、装置の通常動作時に用いられるフリップ
フロップ（Ｆ Ｆ）回路であり、１３は、１２．１４の
間に組まれている組合せ回路であり、１７．１８は１通
常動作時に使用される回路である。
まず、最初に、１のＬＳＩ単体の診断時の動作を説明す
ると１診断専用ピン２１，２２，２３゜２４を、各々１
ＭＷＣ，Ｃ，の順に０１００とする。
ると１診断専用ピン２１，２２，２３゜２４を、各々１
ＭＷＣ，Ｃ，の順に０１００とする。
２５．２６，２７，２８は、１２あるいは、１４のＦＦ
のアドレスを指定するアドレスピンであるが１通常動作
時には、回路１７等に接続されて動作する共用ピンであ
る１例えば診断時は、２５〜２８がｏｏｏｏとなること
により、アドレス′０′の信号が３１により出力される
。この時、９のアドレス０回路により指定されたＦＦ１
２が、３２゜３３．３４の信号により、２９からのデー
タ待ちの状態となる。但し、アドレス′０′のＦＦは、
他に７個あり、各々が、２９〜３０のデータ用ピンに接
続されている。従って、１アドレスに対して、８個のＦ
Ｆ群があることになる。ここで、ＦＦ（７）ＭＣＩ、Ｓ
Ｗ、ＳＲ，Ｃ２，ＳＤは診断専用ピンである。この指定
されたＦＦ群に対して、２９〜３０に１０′か′１′
をセットし、２３のｃｌをＯＮ、ＯＦＦ、その後２４の
Ｃ２を、ＯＮ。
のアドレスを指定するアドレスピンであるが１通常動作
時には、回路１７等に接続されて動作する共用ピンであ
る１例えば診断時は、２５〜２８がｏｏｏｏとなること
により、アドレス′０′の信号が３１により出力される
。この時、９のアドレス０回路により指定されたＦＦ１
２が、３２゜３３．３４の信号により、２９からのデー
タ待ちの状態となる。但し、アドレス′０′のＦＦは、
他に７個あり、各々が、２９〜３０のデータ用ピンに接
続されている。従って、１アドレスに対して、８個のＦ
Ｆ群があることになる。ここで、ＦＦ（７）ＭＣＩ、Ｓ
Ｗ、ＳＲ，Ｃ２，ＳＤは診断専用ピンである。この指定
されたＦＦ群に対して、２９〜３０に１０′か′１′
をセットし、２３のｃｌをＯＮ、ＯＦＦ、その後２４の
Ｃ２を、ＯＮ。
ＯＦＦにすることにより、セットされた値が、ＦＦのＱ
、Ｑ出力に現われる。次に２１〜２４のピンを、ｏｏｏ
ｏとした時に、ＳＯ出力に、Ｑと同一の値が出力され、
その時、１１の診断入出力切替回路により送出された、
入出力切替信号により、人出力バッファ回路１５が２９
ピンへの出力回路となり、ＦＦにセットされた値を、２
９ピンによりｌｌ！測することができる。このようにし
て、１２のＦＦにセットした値により、１３の組合せ回
路を通過して、１４のＦＦにセットされる値を観測する
ことにより、１３にある組合せ回路等のゲートを診断す
ることができる。
、Ｑ出力に現われる。次に２１〜２４のピンを、ｏｏｏ
ｏとした時に、ＳＯ出力に、Ｑと同一の値が出力され、
その時、１１の診断入出力切替回路により送出された、
入出力切替信号により、人出力バッファ回路１５が２９
ピンへの出力回路となり、ＦＦにセットされた値を、２
９ピンによりｌｌ！測することができる。このようにし
て、１２のＦＦにセットした値により、１３の組合せ回
路を通過して、１４のＦＦにセットされる値を観測する
ことにより、１３にある組合せ回路等のゲートを診断す
ることができる。
次に、装置に組込まれた場合の通常動作を説明すると、
通常の動作においては、２のＩＮＴ−Ｐ信号が、無効の
状態となり、６のＲＯＭの出力をハイインピーダンスに
し、トライスデート出力を持つ１９〜２０．３７の回路
を有効にし、２５〜２８．２９〜３０のピンを入力ピン
として、動作させる。この時、２１〜２４は全て１′に
固定されるものとする。
通常の動作においては、２のＩＮＴ−Ｐ信号が、無効の
状態となり、６のＲＯＭの出力をハイインピーダンスに
し、トライスデート出力を持つ１９〜２０．３７の回路
を有効にし、２５〜２８．２９〜３０のピンを入力ピン
として、動作させる。この時、２１〜２４は全て１′に
固定されるものとする。
次に、本発明における動作を説明する。
まず、電源ＯＮにより、最初に、イニシアライズ信号で
あるＩＮＴ−Ｐ信号が第２図の如く有効になると、回路
４は、Ｍ、Ｗ、Ｃ，、ｃ２信号を各々０１００とし、Ａ
ＤＲＣＴＲ回路５は、ＦＦのアドレスｔ Ｏｔ を２５
〜２８に出力し、同時に、２９〜３０のデータ信号ピン
に′２３′を出力する。この時のデータは、ＲＯＭに書
込んでおくデータを変えることにより、任意に指定でき
る。次に、Ｃ工、Ｃ：のクロックを、３より出力するこ
とによって、アドレス１０′のＦＦ群に′２３′をセッ
トすることができる。以下ＡＤＲＣＴＲによりＲＯＭの
アドレスが＋１されるたびに、Ｃ１゜Ｃ２を送出するよ
うにしておくことにより、アドレスｌｏｔ ｔｌｌ
ｔ２１・・・′Ｆ′のＦＦに群に対して、２９〜３０
を介して、ＲＯＭ６から、データ’２３”４５”６７’
が１次々に、セットされていくことになる。ここで、セ
ットされるデータは、任意の値を、前もってＲＯＭに書
き込んでおくことにより、０′から１ Ｆ ｊ までの
アドレスをもつＦＦ群１合計１２８個のＦＦに対して、
電源ＯＮ時のイニシアライズにおいて、任意の値の初期
認定が可能となる６つまり、回路２．３．４．５．６の
回路のみ追加することにより、電源ＯＮ時の直後、イニ
シアライズ動作を行なうことにより、新たに、ＬＳＩに
入出力ピンを増加させることなく、ＬＳＩ内のＦＦを自
由に初期設定することが可能となる０以上のことから、
例えば。
あるＩＮＴ−Ｐ信号が第２図の如く有効になると、回路
４は、Ｍ、Ｗ、Ｃ，、ｃ２信号を各々０１００とし、Ａ
ＤＲＣＴＲ回路５は、ＦＦのアドレスｔ Ｏｔ を２５
〜２８に出力し、同時に、２９〜３０のデータ信号ピン
に′２３′を出力する。この時のデータは、ＲＯＭに書
込んでおくデータを変えることにより、任意に指定でき
る。次に、Ｃ工、Ｃ：のクロックを、３より出力するこ
とによって、アドレス１０′のＦＦ群に′２３′をセッ
トすることができる。以下ＡＤＲＣＴＲによりＲＯＭの
アドレスが＋１されるたびに、Ｃ１゜Ｃ２を送出するよ
うにしておくことにより、アドレスｌｏｔ ｔｌｌ
ｔ２１・・・′Ｆ′のＦＦに群に対して、２９〜３０
を介して、ＲＯＭ６から、データ’２３”４５”６７’
が１次々に、セットされていくことになる。ここで、セ
ットされるデータは、任意の値を、前もってＲＯＭに書
き込んでおくことにより、０′から１ Ｆ ｊ までの
アドレスをもつＦＦ群１合計１２８個のＦＦに対して、
電源ＯＮ時のイニシアライズにおいて、任意の値の初期
認定が可能となる６つまり、回路２．３．４．５．６の
回路のみ追加することにより、電源ＯＮ時の直後、イニ
シアライズ動作を行なうことにより、新たに、ＬＳＩに
入出力ピンを増加させることなく、ＬＳＩ内のＦＦを自
由に初期設定することが可能となる０以上のことから、
例えば。
磁気ディスク装置において、装置の仕様毎に転送速度が
変わり、そのため、データのＧＡＰ長が変わるため、ギ
ャップカウンタのカウント値を、変更しなければならな
い場合、第３図の如く、回路を構成することにより、Ｌ
ＳＩを変更することなく新しい仕様に、対応できるよう
になる。つまり。
変わり、そのため、データのＧＡＰ長が変わるため、ギ
ャップカウンタのカウント値を、変更しなければならな
い場合、第３図の如く、回路を構成することにより、Ｌ
ＳＩを変更することなく新しい仕様に、対応できるよう
になる。つまり。
第３図において、２〜６は、第１図で示した回路であり
、３８は、ギャップカウンタ（ＧＡＰＣＴＲ）制御回路
の一部がＬＳＩ内に構成されているものとする。３９は
、ＧＡＰＣＴＲ回路、４０．４１は、カウント指定回路
、４２．４３は、ＧＡＰＣＴＲのカウント値とカウント
指定回路からの値を比較するカウント比較回路（ＣＴＣ
ＭＰ）とすると、ＲＯＭ６に４０あるいは４１のＦＦに
指定したいカウント値を、書込んでおき、イエシアライ
ズ時に、４０．４１にカウント値をセットすれば３９か
らのカウント値を、４２．４３にて比較し、一致してい
れば、所望のカウント信号が４４．４５に出力されるこ
とになる。
、３８は、ギャップカウンタ（ＧＡＰＣＴＲ）制御回路
の一部がＬＳＩ内に構成されているものとする。３９は
、ＧＡＰＣＴＲ回路、４０．４１は、カウント指定回路
、４２．４３は、ＧＡＰＣＴＲのカウント値とカウント
指定回路からの値を比較するカウント比較回路（ＣＴＣ
ＭＰ）とすると、ＲＯＭ６に４０あるいは４１のＦＦに
指定したいカウント値を、書込んでおき、イエシアライ
ズ時に、４０．４１にカウント値をセットすれば３９か
らのカウント値を、４２．４３にて比較し、一致してい
れば、所望のカウント信号が４４．４５に出力されるこ
とになる。
このように、ＬＳＩ設計時に、カウント値を、仕様によ
り自由に変更設定できるようにしておくことにより１診
断用入出力ピンを、利用して、新たに信号ピンを増加さ
せることなく、また、論理変更により、新ＬＳＩを、新
規設計することなく異なる仕様に対応できるＬＳＩが実
現可能となる。
り自由に変更設定できるようにしておくことにより１診
断用入出力ピンを、利用して、新たに信号ピンを増加さ
せることなく、また、論理変更により、新ＬＳＩを、新
規設計することなく異なる仕様に対応できるＬＳＩが実
現可能となる。
本発明によれば、診断回路内蔵方式ＬＳＩの、診断時に
動作する回路とピンを、利用して、ＦＦの初期設定が可
能となるため、新たに信号ピンを増加させることなく、
また、論理変更により、新ＬＳＩを新規設計することな
く、異なる仕様に対応できるＬＳＩが実現できる。その
ため、設計期間の短縮、部品コストの低減が、可能とな
る。
動作する回路とピンを、利用して、ＦＦの初期設定が可
能となるため、新たに信号ピンを増加させることなく、
また、論理変更により、新ＬＳＩを新規設計することな
く、異なる仕様に対応できるＬＳＩが実現できる。その
ため、設計期間の短縮、部品コストの低減が、可能とな
る。
゛第１図は、本発明の一実施例−の診断共用回路の詳細
図、第２図は、イエシアライズ時のタイムチャート、第
３図は１診断共用回路を使用した場合の、初期設定値が
自由に変更できるようにしだカウンタ回路図である。 １・・・診断回路内蔵ＬＳＩ、２・・・イニシアライズ
制御回路、３・・・クロック発生回路、４・・・切替回
路、５・・・アドレスカウンタ、６・・・ＲＯＭ、７・
・・診断信号出力回路、８・・・アドレスデコーダ、９
・・・アドレス０回路、１０・・・アドレス０回路、１
１・・・診断入出力回路、１２．１４・・・診断回路内
蔵ＦＦ、１３・・・組合せ回路、１５．１６・・・人出
力バッファ回路、１７．１８・・・通常動作専用回路、
１９．２０・・・トライステートバッファ回路、２１，
２２，２３．２４，２５，２６，２７，２８，２９．３
０・・・ＬＳＩ入出力ピン。
図、第２図は、イエシアライズ時のタイムチャート、第
３図は１診断共用回路を使用した場合の、初期設定値が
自由に変更できるようにしだカウンタ回路図である。 １・・・診断回路内蔵ＬＳＩ、２・・・イニシアライズ
制御回路、３・・・クロック発生回路、４・・・切替回
路、５・・・アドレスカウンタ、６・・・ＲＯＭ、７・
・・診断信号出力回路、８・・・アドレスデコーダ、９
・・・アドレス０回路、１０・・・アドレス０回路、１
１・・・診断入出力回路、１２．１４・・・診断回路内
蔵ＦＦ、１３・・・組合せ回路、１５．１６・・・人出
力バッファ回路、１７．１８・・・通常動作専用回路、
１９．２０・・・トライステートバッファ回路、２１，
２２，２３．２４，２５，２６，２７，２８，２９．３
０・・・ＬＳＩ入出力ピン。
Claims (1)
- １、診断用回路を備えた回路基板、ＬＳＩで編成される
処理装置において、該回路基板、ＬＳＩの診断用回路と
、入出力ピンを利用することにより、同一の回路のＬＳ
Ｉでも、回路の変更に対応できるように、初期設定動作
によって、ＬＳＩ内のラッチ回路の初期設定ができる制
御回路と、ＲＯＭ回路を設けたことを特徴とする診断共
用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270080A JPH01113840A (ja) | 1987-10-28 | 1987-10-28 | 診断共用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270080A JPH01113840A (ja) | 1987-10-28 | 1987-10-28 | 診断共用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01113840A true JPH01113840A (ja) | 1989-05-02 |
Family
ID=17481250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270080A Pending JPH01113840A (ja) | 1987-10-28 | 1987-10-28 | 診断共用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01113840A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8297401B1 (en) | 2011-11-10 | 2012-10-30 | The Gates Corporation | Vehicle steering system transmission |
| US8312959B1 (en) * | 2011-11-10 | 2012-11-20 | The Gates Corporation | Vehicle steering system transmission |
| US8327972B1 (en) | 2011-11-10 | 2012-12-11 | The Gates Corporation | Vehicle steering system transmission |
-
1987
- 1987-10-28 JP JP62270080A patent/JPH01113840A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8297401B1 (en) | 2011-11-10 | 2012-10-30 | The Gates Corporation | Vehicle steering system transmission |
| US8312959B1 (en) * | 2011-11-10 | 2012-11-20 | The Gates Corporation | Vehicle steering system transmission |
| US8327972B1 (en) | 2011-11-10 | 2012-12-11 | The Gates Corporation | Vehicle steering system transmission |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0786525B2 (ja) | 診断回路 | |
| US7426670B2 (en) | Connecting multiple test access port controllers on a single test access port | |
| JPS61217779A (ja) | 組み込み自己検査機能をもつ集積回路に用いられる回路構成体 | |
| JPH0219015A (ja) | 多機能フリップフロップ型回路 | |
| US5068881A (en) | Scannable register with delay test capability | |
| US9531351B1 (en) | Configurable latch circuit | |
| JPS6114203Y2 (ja) | ||
| JPH01113840A (ja) | 診断共用回路 | |
| JPS6123243A (ja) | 論理集積回路 | |
| US5912900A (en) | Method and system for testing self-timed circuitry | |
| KR100265148B1 (ko) | 반도체 기판에 있어서 스위칭 전류 노이즈로부터 노이즈 센시티브 회로를 격리하는 방법 및 장치 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JPS60103637A (ja) | 半導体集積装置 | |
| JP2628311B2 (ja) | マイクロコンピュータ | |
| JPH05160682A (ja) | フリップフロップ | |
| JPH0241793B2 (ja) | ||
| JPH01292271A (ja) | 集積回路のリセット方式 | |
| JPH0766358B2 (ja) | 情報処理装置、情報処理装置に接続される付属装置、及び、情報処理装置と付属装置とを含む情報処理システム | |
| KR20010108796A (ko) | 내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터체인 회로부를 구비한 시스템-온 칩 | |
| JP2637276B2 (ja) | トレーサ | |
| JPH0391038A (ja) | 集積回路 | |
| JPH01190124A (ja) | 一致比較器 | |
| JP2004240810A (ja) | テスト回路 | |
| JPH0429254B2 (ja) | ||
| JPH02132531A (ja) | スキャンパス長可変ｌｓｉ |