JPH0391038A - 集積回路 - Google Patents
集積回路Info
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- JPH0391038A JPH0391038A JP1228803A JP22880389A JPH0391038A JP H0391038 A JPH0391038 A JP H0391038A JP 1228803 A JP1228803 A JP 1228803A JP 22880389 A JP22880389 A JP 22880389A JP H0391038 A JPH0391038 A JP H0391038A
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- Japan
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- circuit
- signal
- test
- test mode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、演算処理動作を行う処理回路（以下、ＣＰＵ
と略称する）と、この処理回路とともに動作する１つま
たは複数の周辺回路とを含む集積回路に関する。
と略称する）と、この処理回路とともに動作する１つま
たは複数の周辺回路とを含む集積回路に関する。
従来の技術
ＣＰＵと周辺回路とを含むシステムを１つの半導体チッ
プ上に形成した集積回路の場合、従来は、そのＣＰＵや
周辺回路の単独テストを行うために実使用時に利用され
る外部端子とは別に、テスト専用の外部端子を設けてい
た。
プ上に形成した集積回路の場合、従来は、そのＣＰＵや
周辺回路の単独テストを行うために実使用時に利用され
る外部端子とは別に、テスト専用の外部端子を設けてい
た。
発明が解決しようとする課題
しかしながら、上述した従来のａｍ回路の場合、内部機
能の拡大により周辺回路の数が増えると、それにつれて
実使用時に利用されることのないテスト専用の外部端子
の数が増加することになり、このテスト用外部端子のた
めに集積回路の外形が必要以上に大きくなってしまい、
集積回路が組込まれる電子機器などの省スペース化の妨
げになるという問題点があった。
能の拡大により周辺回路の数が増えると、それにつれて
実使用時に利用されることのないテスト専用の外部端子
の数が増加することになり、このテスト用外部端子のた
めに集積回路の外形が必要以上に大きくなってしまい、
集積回路が組込まれる電子機器などの省スペース化の妨
げになるという問題点があった。
したがって本発明の目的は、ＣＰＵや周辺回路の単独テ
ストを行うのにテスト専用の外部端子を設ける必要がな
く、外形寸法を小さく抑えることのできる集積回路を提
供することである。
ストを行うのにテスト専用の外部端子を設ける必要がな
く、外形寸法を小さく抑えることのできる集積回路を提
供することである。
ｙＡ′ｉ！１を解決するための手段
本発明は、演算、処理動作を行う処理回路と、この処理
回路とともに動作する１つまたは枚数の周辺回路と、実
使用時に外部との間で信号の授受を行う外部端子とを有
する集積回路において、外部端子から入力される実使用
時とは異なる特定のタイミングのテスト用信号を受けて
、そのテスト用信号に応じた制御信号を出力するテスト
モード設定回路と、 テストモード設定回路から出力される制御信号を受けて
、処理回路および周辺回路のうち制御信号によって選択
される１つの回路を他の回路から分離し単独のテスト動
作が可能な状態に設定する信号制御回路とを備えたこと
を特徴とするａ積回路である。
回路とともに動作する１つまたは枚数の周辺回路と、実
使用時に外部との間で信号の授受を行う外部端子とを有
する集積回路において、外部端子から入力される実使用
時とは異なる特定のタイミングのテスト用信号を受けて
、そのテスト用信号に応じた制御信号を出力するテスト
モード設定回路と、 テストモード設定回路から出力される制御信号を受けて
、処理回路および周辺回路のうち制御信号によって選択
される１つの回路を他の回路から分離し単独のテスト動
作が可能な状態に設定する信号制御回路とを備えたこと
を特徴とするａ積回路である。
作 用
本発明に従えば、実使用時に利用される外部端子から入
力される実使用時とは異なる特定のタイミングのテスト
用信号をテストモード設定回路が受け、このテストモー
ド設定回路から出力さ九る制御信号に応じて、信号制御
回路が処理回路および周辺回路のうち１つの回路を他の
回路から分離し単独のテスト動作が可能な状態に設定す
る。したがって、処理回路や周辺回路の単独テストを行
うのにテスト専用の外部端子が不要となる。
力される実使用時とは異なる特定のタイミングのテスト
用信号をテストモード設定回路が受け、このテストモー
ド設定回路から出力さ九る制御信号に応じて、信号制御
回路が処理回路および周辺回路のうち１つの回路を他の
回路から分離し単独のテスト動作が可能な状態に設定す
る。したがって、処理回路や周辺回路の単独テストを行
うのにテスト専用の外部端子が不要となる。
実施例
第１図は、本発明の一実施例である集積回路の構成を示
すブロック図である。この集積回路は、演算処理動作を
行うＣＰＵＩや、このＣＰＵＩとともに動作する３つの
周辺回路２ａ、２ｂ、２ｃなどを含むシステムを１つの
半導体チップ上に形成したものであって、外部との間で
信号の授受を行う図示しない外部端子が別に設けられて
いる。
すブロック図である。この集積回路は、演算処理動作を
行うＣＰＵＩや、このＣＰＵＩとともに動作する３つの
周辺回路２ａ、２ｂ、２ｃなどを含むシステムを１つの
半導体チップ上に形成したものであって、外部との間で
信号の授受を行う図示しない外部端子が別に設けられて
いる。
上記ＣＰＵＩおよび各周辺回路２ａ〜２Ｃは、信号の方
向や行き先を変更する信号制御回路３を介してアドレス
バス４、データバスラおよび制御信号用バス６に接続さ
れ、またこれらの各バス４〜６はそれぞれ対応する上述
した外部端子に１１１続されている。
向や行き先を変更する信号制御回路３を介してアドレス
バス４、データバスラおよび制御信号用バス６に接続さ
れ、またこれらの各バス４〜６はそれぞれ対応する上述
した外部端子に１１１続されている。
また、データバスラおよび制御信号用バス６の一部信号
１１７，８，９，１０，１１．１２と、ＣＰＵＩから出
力さ・れるバスアクノリッジ信号ＢＵＳＡＫ伝達用の信
号＆ｉ１３がテストモード設定回路１４に接続されてお
り、信号線７〜１３を通して入力されてくる特定のタイ
ミングのテスト用信号（リセット信号ＲＥＳＥＴ、入力
信号Ｉ ＮＰＬＩＴ、単相クロック信号ＣＬＯＣＫ、条
件設定信号ＤＯ，Ｄｌ、バス要求信号ＢＵＳＲＱなと）
を受は入れたテストモード設定回路１４からは、そのテ
スト用信号に応じた制御信号が出力される。
１１７，８，９，１０，１１．１２と、ＣＰＵＩから出
力さ・れるバスアクノリッジ信号ＢＵＳＡＫ伝達用の信
号＆ｉ１３がテストモード設定回路１４に接続されてお
り、信号線７〜１３を通して入力されてくる特定のタイ
ミングのテスト用信号（リセット信号ＲＥＳＥＴ、入力
信号Ｉ ＮＰＬＩＴ、単相クロック信号ＣＬＯＣＫ、条
件設定信号ＤＯ，Ｄｌ、バス要求信号ＢＵＳＲＱなと）
を受は入れたテストモード設定回路１４からは、そのテ
スト用信号に応じた制御信号が出力される。
さらに、上記テストモード設定回路１４は内部バス１５
を介して信号制御回路３に接続されており、テストモー
ド設定回路１４から出力される制御信号を受は入れた信
号制御回路３は、その制御信号によって選択されるＣＰ
ＵＩおよび各周辺回路２ａ〜２Ｃのうちの１つの回路を
他の回路からや離してその回路の単独テストが可能とな
るように信号の方向や行き先を変更する。
を介して信号制御回路３に接続されており、テストモー
ド設定回路１４から出力される制御信号を受は入れた信
号制御回路３は、その制御信号によって選択されるＣＰ
ＵＩおよび各周辺回路２ａ〜２Ｃのうちの１つの回路を
他の回路からや離してその回路の単独テストが可能とな
るように信号の方向や行き先を変更する。
第２図は、上記テストモード設定回路１４の具体的構成
を示す回路図である。第２図において、ＯＲゲート１６
はテストモードを設定するための単相クロック信号ＣＬ
ＯＣＫを３人力とし、これらの論理和をとるゲートであ
り、入力信号ＩＮＰＵＴおよびリセット信号ＲＥＳＥＴ
がアクティブのとき、このＯＲゲート１６を単相クロッ
ク信号ＣＬＯＣＫが通過する。
を示す回路図である。第２図において、ＯＲゲート１６
はテストモードを設定するための単相クロック信号ＣＬ
ＯＣＫを３人力とし、これらの論理和をとるゲートであ
り、入力信号ＩＮＰＵＴおよびリセット信号ＲＥＳＥＴ
がアクティブのとき、このＯＲゲート１６を単相クロッ
ク信号ＣＬＯＣＫが通過する。
Ｄフリップフロップ１７．１８は、ＣＰＵ １および各
周辺回路２ａ〜２ｃのうちいずれの回路を単独テスト可
能の状態にするかを選択する条件を定める２ビツトの条
件設定信号Ｄｏ、Ｄｉのそれぞれを保持するための回路
であり、上記ＯＲゲート１６を通過する単相クロック信
号ＣＬＯＣＫがこれらＤフリップフロップ１７．１８の
クロックとして与えられる。
周辺回路２ａ〜２ｃのうちいずれの回路を単独テスト可
能の状態にするかを選択する条件を定める２ビツトの条
件設定信号Ｄｏ、Ｄｉのそれぞれを保持するための回路
であり、上記ＯＲゲート１６を通過する単相クロック信
号ＣＬＯＣＫがこれらＤフリップフロップ１７．１８の
クロックとして与えられる。
インバータ１９は、入力信号ＩＮＰＵＴを反転させる回
路であり、このインバータ１９により反転された信号を
テストモードが設定されたことを示すテスト信号ＴＥＳ
Ｔとして保持する回路としてＤフリップフロップ２０が
設けられている。
路であり、このインバータ１９により反転された信号を
テストモードが設定されたことを示すテスト信号ＴＥＳ
Ｔとして保持する回路としてＤフリップフロップ２０が
設けられている。
ＯＲゲート２１はリセット信号ＲＥＳＥＴおよび単相ク
ロック信号ＣＬＯＣＫを２人力とし、これらの論理和を
とるゲートであり、リセット信号ＲＩ□ＳＥＴがアクテ
ィブのとき、このＯＲゲート２１を単相クロック信号Ｃ
ＬＯＣＫが通過し、このクロック信号ＣＬＯＣＫは上記
Ｄフリップフロップ２０のクロックとして与えられる。
ロック信号ＣＬＯＣＫを２人力とし、これらの論理和を
とるゲートであり、リセット信号ＲＩ□ＳＥＴがアクテ
ィブのとき、このＯＲゲート２１を単相クロック信号Ｃ
ＬＯＣＫが通過し、このクロック信号ＣＬＯＣＫは上記
Ｄフリップフロップ２０のクロックとして与えられる。
ＮＡＮＤゲート２２は、入力信号ＩＮＰＵＴの反転信号
およびリセット信号ＲＥＳＥＴを２人力とし、これらの
論理積の否定をとるゲートであり。
およびリセット信号ＲＥＳＥＴを２人力とし、これらの
論理積の否定をとるゲートであり。
リセット信号ＲＥＳＥＴが非アクティブのとき、このＮ
ＡＮＤゲート２２からは入力信号ＩＮＰＵＴが取出され
る。
ＡＮＤゲート２２からは入力信号ＩＮＰＵＴが取出され
る。
ＯＲゲート２３，２４．２５，２６４．ｔ、上記Ｄフリ
ップフロップ１７．１８の非反転出力および反転出力に
基づき、ｃｐｕｔおよび各周辺回路２ｆｌＬ〜２ｃのう
ちから単独テスト可能の状態にする１つの回路を選択す
るブロック選択信号２７を生成するためのゲートであり
、そのうちＯＲゲート２３はＤフリップフロップ１７の
非反転出力とＤフリップフロップ１８の非反転出力を２
人力としてＣＰＵＩテスト用のブロック選択信号２７ａ
を得るゲートであり、ＯＲゲート２４はＤフリップフロ
ップ１７の反転出力とＤフリップフロップ１８の非反転
出力を２人力として周辺回路２ａテスト用のブロック選
択信号２７ｂを得るゲー１−であり、ＯＲゲート２５は
Ｄフリップフロップ１７の非反転出力とＤフリップフロ
ップ１８の反転出力を２人力として周辺回路２ｂテスト
用のブロック選択信号２７ｃを得るゲートであり、ＯＲ
ゲート２６はＤフリップフロップ１７の反転出力とＤフ
リップフロップ１８の反転出力を２人力として周辺回路
２Ｃテスト用のブロック選択信号２．７ｄを得るゲート
である。
ップフロップ１７．１８の非反転出力および反転出力に
基づき、ｃｐｕｔおよび各周辺回路２ｆｌＬ〜２ｃのう
ちから単独テスト可能の状態にする１つの回路を選択す
るブロック選択信号２７を生成するためのゲートであり
、そのうちＯＲゲート２３はＤフリップフロップ１７の
非反転出力とＤフリップフロップ１８の非反転出力を２
人力としてＣＰＵＩテスト用のブロック選択信号２７ａ
を得るゲートであり、ＯＲゲート２４はＤフリップフロ
ップ１７の反転出力とＤフリップフロップ１８の非反転
出力を２人力として周辺回路２ａテスト用のブロック選
択信号２７ｂを得るゲー１−であり、ＯＲゲート２５は
Ｄフリップフロップ１７の非反転出力とＤフリップフロ
ップ１８の反転出力を２人力として周辺回路２ｂテスト
用のブロック選択信号２７ｃを得るゲートであり、ＯＲ
ゲート２６はＤフリップフロップ１７の反転出力とＤフ
リップフロップ１８の反転出力を２人力として周辺回路
２Ｃテスト用のブロック選択信号２．７ｄを得るゲート
である。
ＯＲゲート２８は、ＯＲゲート２４から出力される周辺
回路２ａテスト用のブロック選択信号２７、ｂとＣＰＵ
１から出力されるパスアクノリッジ信号ＢＵＳＡＫを
２人力とし、これらの論理和をとるゲートであり、パス
アクノリッジ信号ＢＵＳＡＫがアクティブのとき、この
ＯＲゲート２８からブロック選択信号２７ｂが取出され
る。
回路２ａテスト用のブロック選択信号２７、ｂとＣＰＵ
１から出力されるパスアクノリッジ信号ＢＵＳＡＫを
２人力とし、これらの論理和をとるゲートであり、パス
アクノリッジ信号ＢＵＳＡＫがアクティブのとき、この
ＯＲゲート２８からブロック選択信号２７ｂが取出され
る。
ＯＲゲート２９は、ＯＲゲート２５から出力される周辺
回路２ｂテスト用のブロック選択信号２７ｃとＣＰＵＩ
から出力されるパスアクノリッジ信号ＢＵＳＡＫを２人
力とし、これらの論理和をとるゲートであり、パスアク
ノリッジ信号ＢＵＳＡＫがアクティブのとき、このＯＲ
ゲート２９からブロック選択信号２７ｃが取出される。
回路２ｂテスト用のブロック選択信号２７ｃとＣＰＵＩ
から出力されるパスアクノリッジ信号ＢＵＳＡＫを２人
力とし、これらの論理和をとるゲートであり、パスアク
ノリッジ信号ＢＵＳＡＫがアクティブのとき、このＯＲ
ゲート２９からブロック選択信号２７ｃが取出される。
Ｃ）Ｒゲート３０は、ＯＲゲート２６から出力される周
辺回路２Ｃテスト用のブロック選択信号２７（１とＣＰ
ＵＩから出力されるパスアクノリッジ信号ＢＵＳＡＫを
２人力とし、これらの論理和をとるゲートであり、パス
アクノリッジ信号ＢＵＳＡ Ｋがアクティブのとき、こ
のＯＲゲート３０からブロック選択信号２７ｄが取出さ
れる。
辺回路２Ｃテスト用のブロック選択信号２７（１とＣＰ
ＵＩから出力されるパスアクノリッジ信号ＢＵＳＡＫを
２人力とし、これらの論理和をとるゲートであり、パス
アクノリッジ信号ＢＵＳＡ Ｋがアクティブのとき、こ
のＯＲゲート３０からブロック選択信号２７ｄが取出さ
れる。
ＮＡＮＤゲート３１は、ＯＲゲート２４〜２６から出力
される周辺回路２ａ〜２ｃテスト用のブロック選択信号
２７ｂ〜２７ｄを３人力とし、これらの論理積の否定を
とるゲートであり、単独テスト可能の状態にする回路と
してＣＰＵ１が選択されるとき上記３人力は全てハイレ
ベルとなり、このときに限りＮＡＮＤゲート３１の出力
はローレベルとなる。
される周辺回路２ａ〜２ｃテスト用のブロック選択信号
２７ｂ〜２７ｄを３人力とし、これらの論理積の否定を
とるゲートであり、単独テスト可能の状態にする回路と
してＣＰＵ１が選択されるとき上記３人力は全てハイレ
ベルとなり、このときに限りＮＡＮＤゲート３１の出力
はローレベルとなる。
次段のＮＡＮＤゲート３２は、上記ＮＡＮＤゲート３１
の出力とリセット信号ＲＥＳＥＴとテスト信号ＴＥＳＴ
とを３人力とし、これらの論Ｆｆｆｉｆ？ｔの否定をと
るゲートであり、テストモード（テスト信号ＴＥＳＴが
ハイレベル）においてＣＰＵＩが選択される場合を除き
、ＮＡＮＤゲート３２の出力はローレベルとなる。
の出力とリセット信号ＲＥＳＥＴとテスト信号ＴＥＳＴ
とを３人力とし、これらの論Ｆｆｆｉｆ？ｔの否定をと
るゲートであり、テストモード（テスト信号ＴＥＳＴが
ハイレベル）においてＣＰＵＩが選択される場合を除き
、ＮＡＮＤゲート３２の出力はローレベルとなる。
次段のＡＮＤゲート３３は、上記ＮＡＮＤゲート３２の
出力とバス要求信号ＢＵＳＲＱとを２人力とし、これら
の論理積をとるゲートであり、テストモードにおいてＣ
ＰＵ １が選択される場合にはバス要求信号ＢＵＳＲＱ
がそのままＡＮＤゲート３３から取出されるとともに、
ＣＰＵＩ以外の回路が選択される場合にはＡＮＤゲート
３３の出力、つまりバス要求信号ＢＵＳＲＱは必ずアク
テ１ブとなる。
出力とバス要求信号ＢＵＳＲＱとを２人力とし、これら
の論理積をとるゲートであり、テストモードにおいてＣ
ＰＵ １が選択される場合にはバス要求信号ＢＵＳＲＱ
がそのままＡＮＤゲート３３から取出されるとともに、
ＣＰＵＩ以外の回路が選択される場合にはＡＮＤゲート
３３の出力、つまりバス要求信号ＢＵＳＲＱは必ずアク
テ１ブとなる。
第３図は上記ａ積回路のテストモードにおける１１％
ｉｉの動作を示すタイミングチャートであり、第４図は
そのうちｃｐｕｉテスト時の動作を、また第５図は周辺
回路２ａ〜２ｃテスト時の動作をそれぞれ示すタイミン
グチャートである。上記＃＆積囲路のテストモードにお
ける動作を、第３図〜第５図を参照して以下に説明する
。
ｉｉの動作を示すタイミングチャートであり、第４図は
そのうちｃｐｕｉテスト時の動作を、また第５図は周辺
回路２ａ〜２ｃテスト時の動作をそれぞれ示すタイミン
グチャートである。上記＃＆積囲路のテストモードにお
ける動作を、第３図〜第５図を参照して以下に説明する
。
概略的には、第３図に示すように外部端子がら人シされ
るリセット信号ＲＥＳＥＴ （第３図（２〉参兜）と入
力信号ＩＮＰＵＴ（第３図（３）参照）をアクティブに
することによってテストモードの設定が開始され、同じ
く外部端子から入力される条件設定信号Ｄｏ、ＤＩ （
、第３図（４）および第３１Ａ（５〉参照）がテストモ
ード設定回路１４にかいて単相クロック信号ＣＬＯＣＫ
（第３図（１）多照）をクロックとしてラッチされ、
これによ・っｒｃＰＵｌおよび各周辺回路２ａ〜２ｃの
うちいずれの回路を単独テスト可能の状態にするかが那
択される。単独テストする回路を選択するブ〔１ツク設
定信号は、外部端子から入力されるバス要求信号ＢＵＳ
Ｒ（１’ｃＰＵ１から与えられるバスアクノリッジ信号
ＢＵＳＡＫのタイミングに応じてテストモード設定回路
１４から信号制御回路３へと与えられ、これによって選
択された回路が１独テスト可能の状態に設定される。
るリセット信号ＲＥＳＥＴ （第３図（２〉参兜）と入
力信号ＩＮＰＵＴ（第３図（３）参照）をアクティブに
することによってテストモードの設定が開始され、同じ
く外部端子から入力される条件設定信号Ｄｏ、ＤＩ （
、第３図（４）および第３１Ａ（５〉参照）がテストモ
ード設定回路１４にかいて単相クロック信号ＣＬＯＣＫ
（第３図（１）多照）をクロックとしてラッチされ、
これによ・っｒｃＰＵｌおよび各周辺回路２ａ〜２ｃの
うちいずれの回路を単独テスト可能の状態にするかが那
択される。単独テストする回路を選択するブ〔１ツク設
定信号は、外部端子から入力されるバス要求信号ＢＵＳ
Ｒ（１’ｃＰＵ１から与えられるバスアクノリッジ信号
ＢＵＳＡＫのタイミングに応じてテストモード設定回路
１４から信号制御回路３へと与えられ、これによって選
択された回路が１独テスト可能の状態に設定される。
たとえば、条件設定信号Ｄｏ、Ｄｉ （第４図〈４〉お
よび第４図（５）参照）がＣＰＵＩの単独テストを指定
する場合、入力信号Ｉ、ＮＰＵＴ（第４図（３〉〉がア
クティブの間に、リセット信号ＲＥＳＥＴ（第４図（２
））が立上るとき、ＣＰＵ１に対応するブロック設定信
号ＣＰＵＴＥＳＴ（第４図（８〉、第２図のブロック設
定信号２７ａに相当）がアクティブとなり、これがテス
トモード設定回路１４から信号制御回路３へと与えられ
、この信号制御回路３の制御によってＣＰＵＩ単独のテ
スト動作が可能な状態に設定される。すなわち、ＣＰＵ
Ｉは他の周辺回路２ａ〜２Ｃから分離される。この場合
、テストモード設定回路１４から信号制御回路３を経て
ＣＰＵＩに与えられるバス要求信号ＢＵＳＲＱ（第４図
（６）参照）は非アクティブ（したがってＣＰＵＩから
出力されるパスアクノリッジ信号ＢＵＳＡＫ （第４図
（７〉参照）も非アクティブ）であり、ＣＰＵＩは各バ
ス４〜６と電気的に接続された状態にあり、外部との間
でデータの授受が可能である。
よび第４図（５）参照）がＣＰＵＩの単独テストを指定
する場合、入力信号Ｉ、ＮＰＵＴ（第４図（３〉〉がア
クティブの間に、リセット信号ＲＥＳＥＴ（第４図（２
））が立上るとき、ＣＰＵ１に対応するブロック設定信
号ＣＰＵＴＥＳＴ（第４図（８〉、第２図のブロック設
定信号２７ａに相当）がアクティブとなり、これがテス
トモード設定回路１４から信号制御回路３へと与えられ
、この信号制御回路３の制御によってＣＰＵＩ単独のテ
スト動作が可能な状態に設定される。すなわち、ＣＰＵ
Ｉは他の周辺回路２ａ〜２Ｃから分離される。この場合
、テストモード設定回路１４から信号制御回路３を経て
ＣＰＵＩに与えられるバス要求信号ＢＵＳＲＱ（第４図
（６）参照）は非アクティブ（したがってＣＰＵＩから
出力されるパスアクノリッジ信号ＢＵＳＡＫ （第４図
（７〉参照）も非アクティブ）であり、ＣＰＵＩは各バ
ス４〜６と電気的に接続された状態にあり、外部との間
でデータの授受が可能である。
また、条件設定信号Ｄｏ、Ｄｉ （第５図（４）および
第５図（５）参照〉が周辺回路２ａ〜２Ｃ０いずれか１
つの単独テストを指定する場合、テストモード設定回路
１４から信号制御回路３を経でＣＰＵＩに与えられるバ
ス要求信号ＢＵＳＲＱ（第５図（６）参照）は入力信号
ＩＮＰＵＴ（第５１１（３）参照〉の立上り時にアクテ
ィブとなり、ＣＰＵＩが各バス４〜６を解放する。また
バス要求信号ＢＵＳＲＱがアクティブとなるのに応じて
、ＣＰＵ １からテストモード設定回路１４に与えられ
るパスアクノリッジ信号く第５図（７）参照）もアクテ
ィブとなり、これによって指定された１っの周辺回路を
選択するブロック選択信号ＢＬＫＡ〈第５図（８）、第
２図のたとえばブロック設定信号２７ｂに相当）がアク
ティブとなり、これがテストモード設定回路１４から信
号制御回路３へと与えられ、この信号制御回路３の制御
によって選択された１つの周辺回路（たとえば２ａ）ｆ
ｉｌ独のテスト動作が可能な状態に設定される。すなわ
ち、周辺回路２ａは他の回路、から分離される。
第５図（５）参照〉が周辺回路２ａ〜２Ｃ０いずれか１
つの単独テストを指定する場合、テストモード設定回路
１４から信号制御回路３を経でＣＰＵＩに与えられるバ
ス要求信号ＢＵＳＲＱ（第５図（６）参照）は入力信号
ＩＮＰＵＴ（第５１１（３）参照〉の立上り時にアクテ
ィブとなり、ＣＰＵＩが各バス４〜６を解放する。また
バス要求信号ＢＵＳＲＱがアクティブとなるのに応じて
、ＣＰＵ １からテストモード設定回路１４に与えられ
るパスアクノリッジ信号く第５図（７）参照）もアクテ
ィブとなり、これによって指定された１っの周辺回路を
選択するブロック選択信号ＢＬＫＡ〈第５図（８）、第
２図のたとえばブロック設定信号２７ｂに相当）がアク
ティブとなり、これがテストモード設定回路１４から信
号制御回路３へと与えられ、この信号制御回路３の制御
によって選択された１つの周辺回路（たとえば２ａ）ｆ
ｉｌ独のテスト動作が可能な状態に設定される。すなわ
ち、周辺回路２ａは他の回路、から分離される。
なお、上記実施例では、入力信号ＩＮＰＵＴが１信号、
条件設定信号ＤＯ，Ｄ１が２ビツトの場合について説明
したが、集積回路内部の周辺回路２ａ〜２ｃの数がさら
に多い場合には、それに応じて条件設定信号のビット数
を増大させればよく１またテストモード設定のタイミン
グを複雑にする場合には、入力信号ＩＮＰＵＴの数を増
やせばよい。
条件設定信号ＤＯ，Ｄ１が２ビツトの場合について説明
したが、集積回路内部の周辺回路２ａ〜２ｃの数がさら
に多い場合には、それに応じて条件設定信号のビット数
を増大させればよく１またテストモード設定のタイミン
グを複雑にする場合には、入力信号ＩＮＰＵＴの数を増
やせばよい。
発明の効果
以上のように本発明の集積回路によれば、実使用時とは
異なる特定のタイミングのテスト用信号を外部端子から
テストモード設定回路へと入力し７．。
異なる特定のタイミングのテスト用信号を外部端子から
テストモード設定回路へと入力し７．。
このテストモード設定回路から出力される制御信号に応
じて処理回路および周辺回路のうち１つの回路を他の回
路から分離し単独のテスト動作が可能な状態に設定する
ようにしているので、処理１回路や周辺回路の単、独テ
ストを行うのにテスト専用の外部端子が不要で、集積回
路の外形寸法をそれだけ小さく抑えることができる。
じて処理回路および周辺回路のうち１つの回路を他の回
路から分離し単独のテスト動作が可能な状態に設定する
ようにしているので、処理１回路や周辺回路の単、独テ
ストを行うのにテスト専用の外部端子が不要で、集積回
路の外形寸法をそれだけ小さく抑えることができる。
第１図は本発明の一実施例である集積回路の概略的な構
成を示すブロック図、第２図はその集積回路におけるテ
ストモード設定回路の具体的構成を示す回路図、第３図
はその集積回路のテストモードにおける概略の動作を示
すタイミングチャート、第４図はＣＰＵテスト時の動作
を示すタイミングチャート、第５図は周辺回路テスト時
の動作を示すタイミングチャートである。 １・・・ｃｐｕ （処理回路）、２ａ〜２Ｃ・・・周辺
回路、３・・・信号制御回路、１４・・・テストモード
設定回路
成を示すブロック図、第２図はその集積回路におけるテ
ストモード設定回路の具体的構成を示す回路図、第３図
はその集積回路のテストモードにおける概略の動作を示
すタイミングチャート、第４図はＣＰＵテスト時の動作
を示すタイミングチャート、第５図は周辺回路テスト時
の動作を示すタイミングチャートである。 １・・・ｃｐｕ （処理回路）、２ａ〜２Ｃ・・・周辺
回路、３・・・信号制御回路、１４・・・テストモード
設定回路
Claims (1)
- 【特許請求の範囲】 演算処理動作を行う処理回路と、この処理回路とともに
動作する１つまたは複数の周辺回路と、実使用時に外部
との間で信号の授受を行う外部端子とを有する集積回路
において、 外部端子から入力される実使用時とは異なる特定のタイ
ミングのテスト用信号を受けて、そのテスト用信号に応
じた制御信号を出力するテストモード設定回路と、 テストモード設定回路から出力される制御信号を受けて
、処理回路および周辺回路のうち制御信号によって選択
される１つの回路を他の回路から分離し単独のテスト動
作が可能な状態に設定する信号制御回路とを備えたこと
を特徴とする集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228803A JPH0391038A (ja) | 1989-09-04 | 1989-09-04 | 集積回路 |
| US07/996,853 US5416919A (en) | 1989-07-19 | 1992-12-21 | Semiconductor integrated circuit with functional blocks capable of being individually tested externally |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228803A JPH0391038A (ja) | 1989-09-04 | 1989-09-04 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391038A true JPH0391038A (ja) | 1991-04-16 |
Family
ID=16882100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228803A Pending JPH0391038A (ja) | 1989-07-19 | 1989-09-04 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561708A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体集積装置 |
| JPH05134892A (ja) * | 1991-11-11 | 1993-06-01 | Nec Corp | マイクロプロセツサ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224836A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63116242A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPH01170874A (ja) * | 1987-12-25 | 1989-07-05 | Ricoh Co Ltd | 半導体集積回路装置のテストモード設定回路 |
| JPH01205346A (ja) * | 1988-02-12 | 1989-08-17 | Sharp Corp | 半導体集積回路 |
-
1989
- 1989-09-04 JP JP1228803A patent/JPH0391038A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224836A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63116242A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPH01170874A (ja) * | 1987-12-25 | 1989-07-05 | Ricoh Co Ltd | 半導体集積回路装置のテストモード設定回路 |
| JPH01205346A (ja) * | 1988-02-12 | 1989-08-17 | Sharp Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561708A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体集積装置 |
| JPH05134892A (ja) * | 1991-11-11 | 1993-06-01 | Nec Corp | マイクロプロセツサ |
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