JPH01114226A - 回線試験装置 - Google Patents
回線試験装置Info
- Publication number
- JPH01114226A JPH01114226A JP62270131A JP27013187A JPH01114226A JP H01114226 A JPH01114226 A JP H01114226A JP 62270131 A JP62270131 A JP 62270131A JP 27013187 A JP27013187 A JP 27013187A JP H01114226 A JPH01114226 A JP H01114226A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- test
- receiving side
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回線の試験装置に係り、特に複数回
線の試験に適する回線試験装置に関する。
線の試験に適する回線試験装置に関する。
回線試験装置は、送信側で被試験回線に試験信号を挿入
し、受信側でそれを分離し、伝送誤りを検出することに
より回線の障害を調べるもので、例えば施設３４巻、１
号、９９頁〜１０１頁（昭５７）記載のものがある。
し、受信側でそれを分離し、伝送誤りを検出することに
より回線の障害を調べるもので、例えば施設３４巻、１
号、９９頁〜１０１頁（昭５７）記載のものがある。
この構成は第６図に示すように試験信号発生器２、挿入
回路１２分離回路２３．試験回路２４゜制御部３，５か
ら成っている。
回路１２分離回路２３．試験回路２４゜制御部３，５か
ら成っている。
回線試験は次の手順で行なわれる。まず試験信号発生器
２から特定パターン（例えば特定周期の疑似ランダムパ
ターン、第７図ｋ）が挿入回路１に出力される。入力ハ
イウェイフレーム６は、フレーム先頭を示すフレームビ
ット（Ｆ）と回線信号が多重されたタイムスロット（１
〜ｎ）で構成されている。タイムスロット１つが１回線
に対応する。挿入回路３では入力ハイウェイフレーム６
（第７図ｊ）のタイムスロットのうち制御部３から指示
された１つのタイムスロット（ここでは第７図Ｑに示す
ように１番のタイムスロット）に試験信号も挿入し、出
力ハイウェイ７に出力する。
２から特定パターン（例えば特定周期の疑似ランダムパ
ターン、第７図ｋ）が挿入回路１に出力される。入力ハ
イウェイフレーム６は、フレーム先頭を示すフレームビ
ット（Ｆ）と回線信号が多重されたタイムスロット（１
〜ｎ）で構成されている。タイムスロット１つが１回線
に対応する。挿入回路３では入力ハイウェイフレーム６
（第７図ｊ）のタイムスロットのうち制御部３から指示
された１つのタイムスロット（ここでは第７図Ｑに示す
ように１番のタイムスロット）に試験信号も挿入し、出
力ハイウェイ７に出力する。
一方、受信側では分離回路２３が受信ハイウェイフレー
ム７のタイムスロットのうち制御部５から指示された１
つのタイムスロット（１番）の信号を分離しく第７図ｍ
）、試験回路２４に出力する。
ム７のタイムスロットのうち制御部５から指示された１
つのタイムスロット（１番）の信号を分離しく第７図ｍ
）、試験回路２４に出力する。
試験回路２４では、送信側と同じ特定パターンを発生し
、分離した信号（第７図ｍ）と照合し、りイムスロット
１に対応する回線が正常か否かを判定し、障害があれば
障害信号２５を出力する。
、分離した信号（第７図ｍ）と照合し、りイムスロット
１に対応する回線が正常か否かを判定し、障害があれば
障害信号２５を出力する。
通常の回線編集装置は数回線まとめて（従来は６回線）
編集する。また、複数回線をまとめて、大容量回線とし
て使用する場合もある。従って、これら複数回線を同時
に試験する必要があるが、従来装置は１回線の試験用で
あるため、個々の回線を順次調らべねばならず、大容量
回線の試験時間が長くなる問題があった。
編集する。また、複数回線をまとめて、大容量回線とし
て使用する場合もある。従って、これら複数回線を同時
に試験する必要があるが、従来装置は１回線の試験用で
あるため、個々の回線を順次調らべねばならず、大容量
回線の試験時間が長くなる問題があった。
本発明の目的は複数回線の試験を同時に行なえる回線試
験装置を提供することにある。
験装置を提供することにある。
上記目的は、試験を行う複数の回線に同一試験信号を挿
入する手段と、ハイウェイフレームの被試験回線信号を
分離し、その一致を検出する手段を設けることで達成さ
れる。
入する手段と、ハイウェイフレームの被試験回線信号を
分離し、その一致を検出する手段を設けることで達成さ
れる。
被試験回線には同一信号が挿入されているので、もし回
線が正常であれば受信側で分離した回線で同じ信号が検
出され、もし回線に障害があり誤りが発生すれば、受信
側で分離した回線で異なる信号が検出される。従って受
信側で被試験回線信号の一致を調べることで回線の障害
が判定できる。
線が正常であれば受信側で分離した回線で同じ信号が検
出され、もし回線に障害があり誤りが発生すれば、受信
側で分離した回線で異なる信号が検出される。従って受
信側で被試験回線信号の一致を調べることで回線の障害
が判定できる。
以下、本発明の一実施例を第１図により説明する。
第１−図に示すように、送信側は試験信号挿入回路１．
試験信号発生器２．制御部３から成り、制御部３からの
制御信号１０で指定された複数のタイムスロットに同一
の試験信号を挿入する。また、受信側は信号不一致検出
回路４．制御部５から成り、制御部５からの制御信号１
０で指定された複数タイムスロツｌ−の信号が同一か否
か調べる。
試験信号発生器２．制御部３から成り、制御部３からの
制御信号１０で指定された複数のタイムスロットに同一
の試験信号を挿入する。また、受信側は信号不一致検出
回路４．制御部５から成り、制御部５からの制御信号１
０で指定された複数タイムスロツｌ−の信号が同一か否
か調べる。
送信側の動作を第２図、第３図により説明する。
第２図に示すように試験信号挿入回路１は選択回・路１
１と制御部３から指示されたタイムスロット番号を記憶
する記憶回路１２から成る。入力ハイウェイ６の信号は
第３図ａのようである。ここではタイムスロツ１〜１〜
３を被試験回線とした場合を説明する。選択回路１１に
は入力ハイウェイ６と試験信号９が入力される。記憶回
路１２からは選択信号１３が出力されるが、被試験回線
に対応するタイムスロットだけＨレベルとなる。選択回
路１１は選択信号１３がＨレベルの時に試験信号９を選
択する。試験信号９は第３図すに示すようにフレーム単
位の信号であるだめ、被試験回線（１〜３番タイムスロ
ット）には同一信号が挿入されることになる（第３図ｄ
）。
１と制御部３から指示されたタイムスロット番号を記憶
する記憶回路１２から成る。入力ハイウェイ６の信号は
第３図ａのようである。ここではタイムスロツ１〜１〜
３を被試験回線とした場合を説明する。選択回路１１に
は入力ハイウェイ６と試験信号９が入力される。記憶回
路１２からは選択信号１３が出力されるが、被試験回線
に対応するタイムスロットだけＨレベルとなる。選択回
路１１は選択信号１３がＨレベルの時に試験信号９を選
択する。試験信号９は第３図すに示すようにフレーム単
位の信号であるだめ、被試験回線（１〜３番タイムスロ
ット）には同一信号が挿入されることになる（第３図ｄ
）。
次に受信側の動作を第４図、第５図により説明する。受
信されたハイウェイフレーム７は、２つのフリップフロ
ップ１６．１７に入力される。両フリップフロップのク
ロック端子（Ｃ）には、被試験回線に対応したタイムス
ロットにだけクロックが入力される。すなわち、記憶回
路２０は制御部５から指示されたタイムスロット番号（
ここでは１，２．３）を記憶し、それに対応したタイム
スロットでＨレベルの信号（第５図ｇ）を出力する。こ
の信号とクロック２３（第５図ｆ）をアンドゲート１９
に入力するので、フリップフロップ１６．１７には被試
験回線（１〜３番）に対応したクロック（第５図ｈ）が
入力される。従って一周期毎に、フリップフロップ１６
では被試験回線信号の論理積が、フリップフロップ１７
では論理和が出力される。送信側ではフレーム毎に同一
信号を挿入しているのでもしそれが１１１”であればフ
リップフロップ１６ 、．１７の出力は両方ともＨレベ
ルとなり、′０”であれば両出力ともＬレベルとなる。
信されたハイウェイフレーム７は、２つのフリップフロ
ップ１６．１７に入力される。両フリップフロップのク
ロック端子（Ｃ）には、被試験回線に対応したタイムス
ロットにだけクロックが入力される。すなわち、記憶回
路２０は制御部５から指示されたタイムスロット番号（
ここでは１，２．３）を記憶し、それに対応したタイム
スロットでＨレベルの信号（第５図ｇ）を出力する。こ
の信号とクロック２３（第５図ｆ）をアンドゲート１９
に入力するので、フリップフロップ１６．１７には被試
験回線（１〜３番）に対応したクロック（第５図ｈ）が
入力される。従って一周期毎に、フリップフロップ１６
では被試験回線信号の論理積が、フリップフロップ１７
では論理和が出力される。送信側ではフレーム毎に同一
信号を挿入しているのでもしそれが１１１”であればフ
リップフロップ１６ 、．１７の出力は両方ともＨレベ
ルとなり、′０”であれば両出力ともＬレベルとなる。
フリップフロップ２２の入力はＬレベルとなり、フレー
ムパルス２４（第５図ｉ）でラッチされ出力８はＬレベ
ルとなる。
ムパルス２４（第５図ｉ）でラッチされ出力８はＬレベ
ルとなる。
一方、回線に障害があると、同一信号が受信されないの
で、フリップフロップ１６の出力はＬレベルに、フリッ
プフロップ１７の出力はＨレベルとなり、フリップフロ
ップ２２の出力８はＨレベルとなる。この出力８がＨレ
ベルになった場合、回線障害と判定する。
で、フリップフロップ１６の出力はＬレベルに、フリッ
プフロップ１７の出力はＨレベルとなり、フリップフロ
ップ２２の出力８はＨレベルとなる。この出力８がＨレ
ベルになった場合、回線障害と判定する。
以上説明したように、本実施例によれば、任意の複数回
線試験を同時に行え、かつ受信側試験回線がきわめて簡
略化される。
線試験を同時に行え、かつ受信側試験回線がきわめて簡
略化される。
本発明によれば、任意の複数回線の試験が同時に行なえ
る。
る。
第１図は本発明の一実施例の全体構成図、第２図は送信
側の構成図、第３図は送信側各部の信号図、第４図は受
信側の構成図、第５図は受信側各部の信号図、第６図は
従来例の全体構成図、第７図は第６同各部の信号図であ
る。 １・・・試験信号挿入回路、２・・・試験信号発生器、
３゜５・・・制御部、４・・・不一致検出回路、６・・
・入力ハイウェイ、７・・・出力ハイウェイ、８・・・
不一致検出信号、９・・・試験信号、１０・・・制御信
号、１１・・・選択回路、１２．２０・・・記憶回路、
１３・・・選択信号、１４．１９．２１・・・アンドゲ
ート、１５・・・オアゲート、１８・・・インバータ、
１６，１７，２２・・・フリップフロップ、２３・・・
クロック、２４・・・フレーＫ験１聯べ＠絡 Ｘ１号剣信号発生器 叩１＃紳 て一致挟社回終 入力ハイウェイ 二カハイウエイ で一致検土信号 水、験信号 考・ｌ＃信号
側の構成図、第３図は送信側各部の信号図、第４図は受
信側の構成図、第５図は受信側各部の信号図、第６図は
従来例の全体構成図、第７図は第６同各部の信号図であ
る。 １・・・試験信号挿入回路、２・・・試験信号発生器、
３゜５・・・制御部、４・・・不一致検出回路、６・・
・入力ハイウェイ、７・・・出力ハイウェイ、８・・・
不一致検出信号、９・・・試験信号、１０・・・制御信
号、１１・・・選択回路、１２．２０・・・記憶回路、
１３・・・選択信号、１４．１９．２１・・・アンドゲ
ート、１５・・・オアゲート、１８・・・インバータ、
１６，１７，２２・・・フリップフロップ、２３・・・
クロック、２４・・・フレーＫ験１聯べ＠絡 Ｘ１号剣信号発生器 叩１＃紳 て一致挟社回終 入力ハイウェイ 二カハイウエイ で一致検土信号 水、験信号 考・ｌ＃信号
Claims (1)
- １、ハイウェイフレームの任意の数のタイムスロットに
同一試験信号を挿入する手段と、ハイウェイフレームの
任意の数のタイムスロットの信号を分離し該信号の一致
を検出する手段を設けたことを特徴とする回線試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270131A JPH01114226A (ja) | 1987-10-28 | 1987-10-28 | 回線試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270131A JPH01114226A (ja) | 1987-10-28 | 1987-10-28 | 回線試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114226A true JPH01114226A (ja) | 1989-05-02 |
Family
ID=17481985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270131A Pending JPH01114226A (ja) | 1987-10-28 | 1987-10-28 | 回線試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114226A (ja) |
-
1987
- 1987-10-28 JP JP62270131A patent/JPH01114226A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6134675A (en) | Method of testing multi-core processors and multi-core processor testing device | |
| EP1296154B1 (en) | Semiconductor integrated circuit | |
| US4413335A (en) | Fault recovery apparatus for a PCM switching network | |
| FR1604463A (ja) | ||
| US4926425A (en) | System for testing digital circuits | |
| JPS58225453A (ja) | 診断回路の誤り検出方式 | |
| JPH01114226A (ja) | 回線試験装置 | |
| US5513189A (en) | Boundary scan system with improved error reporting using sentinel bit patterns | |
| JPS6239786B2 (ja) | ||
| JP2773148B2 (ja) | テスト容易化回路設計方法 | |
| JPS6020400A (ja) | 半導体記憶回路 | |
| JPS58115699A (ja) | メモリ・ボ−ド試験方式 | |
| JPS63738A (ja) | 情報処理装置 | |
| JPH08152459A (ja) | 半導体装置及びその試験方法 | |
| JPH0334708B2 (ja) | ||
| JPH03262044A (ja) | 信号群制御回路 | |
| JPS62175847A (ja) | メモリボ−ドチエツク方式 | |
| JPH0552912A (ja) | 集積回路 | |
| JPH0469741A (ja) | シフトパスエラー検出方式 | |
| JPS63133245A (ja) | 故障検出回路 | |
| JPS59225369A (ja) | 論理回路試験装置 | |
| JPS6137653B2 (ja) | ||
| JPH05260172A (ja) | 導通試験方式 | |
| JPS59219044A (ja) | Ｐｃｍ端局装置のセルフ試験方式 | |
| JPH0955100A (ja) | 半導体集積回路のテスト回路装置 |