JPH01114960A - ダイレクトメモリアクセス制御回路 - Google Patents
ダイレクトメモリアクセス制御回路Info
- Publication number
- JPH01114960A JPH01114960A JP27382387A JP27382387A JPH01114960A JP H01114960 A JPH01114960 A JP H01114960A JP 27382387 A JP27382387 A JP 27382387A JP 27382387 A JP27382387 A JP 27382387A JP H01114960 A JPH01114960 A JP H01114960A
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- JP
- Japan
- Prior art keywords
- data
- signal
- counter
- data string
- string
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ミニコンピユータ、マイクロコンピュータ等
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称す）制御回路に
関する。
の情報処理装置で高速にデータを転送するためのダイレ
クトメモリアクセス（以後、ＤＭＡと称す）制御回路に
関する。
第２図は従来のＤＭＡ゛制御装置が備わったシステムの
構成を示す。これは、入出力装置２１と、メインメモリ
２２と、ＣＰＵ２３とＤＭＡ制御装置２４とがデータバ
ス線、アドレスバス線、読出し書込み信号線に接続され
ている。ＤＭＡ制御装置２４を用いたデータ転送は、入
出力装置２１とメインメモリ２２の間や、メインメモリ
２２内部の領域間などで行われる。ＤＭＡ制御装置２４
はデータ転送に特化した回路構成のため、ＣＰＯ２３の
プログラムで行うより高速なデータ転送が可能である。
構成を示す。これは、入出力装置２１と、メインメモリ
２２と、ＣＰＵ２３とＤＭＡ制御装置２４とがデータバ
ス線、アドレスバス線、読出し書込み信号線に接続され
ている。ＤＭＡ制御装置２４を用いたデータ転送は、入
出力装置２１とメインメモリ２２の間や、メインメモリ
２２内部の領域間などで行われる。ＤＭＡ制御装置２４
はデータ転送に特化した回路構成のため、ＣＰＯ２３の
プログラムで行うより高速なデータ転送が可能である。
入出力装置２１からメインメモリ２２ヘデータを送る場
合は、ＤＭＡ制御装置２４の第１カウンタ１２にデータ
の書込まれるメインメモリのアドレスを設定し、第２カ
ウンタ１３に転送データ数を設定する。この状態で、入
出力装置１２１からＤＭＡ動作を要求するＤＭＡＲＥＱ
信号が入力されると、ＤＭＡ制御装置２４はＣＰＵ２３
に、バス線の使用権を要求するＨＯＬＤＲＥＱ信号を出
力する。
合は、ＤＭＡ制御装置２４の第１カウンタ１２にデータ
の書込まれるメインメモリのアドレスを設定し、第２カ
ウンタ１３に転送データ数を設定する。この状態で、入
出力装置１２１からＤＭＡ動作を要求するＤＭＡＲＥＱ
信号が入力されると、ＤＭＡ制御装置２４はＣＰＵ２３
に、バス線の使用権を要求するＨＯＬＤＲＥＱ信号を出
力する。
ＣＰＵ２３はこの要求を受は付けると、ＨＯＬＤＡＣＫ
信号を返して停止する。すると、ＤＭＡ制御装置２４は
ＤＭＡＡＣＫ信号を入出力装置２１に出力し、ＤＭＡデ
ータ転送状態になる。ここで、ＤＭＡ制御装置２４の信
号発生器１４が出力する読出し信号によって、入出力装
置２１からデータがデータバス線上に読出される。この
データは、第１カウンタ１２の指定するメインメモリ２
２のアドレスに、信号発生器１４の出力する書込み信号
によって書き込まれる。
信号を返して停止する。すると、ＤＭＡ制御装置２４は
ＤＭＡＡＣＫ信号を入出力装置２１に出力し、ＤＭＡデ
ータ転送状態になる。ここで、ＤＭＡ制御装置２４の信
号発生器１４が出力する読出し信号によって、入出力装
置２１からデータがデータバス線上に読出される。この
データは、第１カウンタ１２の指定するメインメモリ２
２のアドレスに、信号発生器１４の出力する書込み信号
によって書き込まれる。
これら読出し書込み信号に同期して、第１カウンタ１２
は更新され、新しいアドレスを出力する。
は更新され、新しいアドレスを出力する。
第２カウンタ１３も同時に減算される。これが零になる
と、設定されていた回数のデータ転送が終了したことを
示す信号が出力され、ＤＭＡデータ転送が終了する。
と、設定されていた回数のデータ転送が終了したことを
示す信号が出力され、ＤＭＡデータ転送が終了する。
情報処理装置で重要な仮名漢字変換や、データ圧縮等の
データ列を別の符号に置換する処理では、データ列を逐
次調べなければならない、従来のＤＭＡ制御装置２４は
、単にデータ転送を高速化するだけで、このようのデー
タに依存した制御を行うことができなかった。第２図の
ＣＰＵ２３を用いた場合は、プログラムによってデータ
列を調べなければならず、高速な処理ができないという
問題があった。
データ列を別の符号に置換する処理では、データ列を逐
次調べなければならない、従来のＤＭＡ制御装置２４は
、単にデータ転送を高速化するだけで、このようのデー
タに依存した制御を行うことができなかった。第２図の
ＣＰＵ２３を用いた場合は、プログラムによってデータ
列を調べなければならず、高速な処理ができないという
問題があった。
本発明のＤＭＡ制御装置は、第１装置にデータ読取り信
号を与え第２装置にデータ書込み信号を与える信号発生
器と、前記データ読取り信号を計数し既定値に達すると
終了信号を出力する第１カウンタと、登録されている複
数のデータ列と入力されるデータ列とを比較して一致信
号とそのデータ列の長さとそのデータ列に対応した符号
とを出力するデータ列検出器と、前記第２装置のアドレ
スを出力し前記データ書込み信号に同期して更新され前
記一致信号により入力値を取り込む第２カウンタと、前
記第２カウンタの出力から前記データ列の長さを減じ前
記第２カウンタの入力値とする減算器と、前記一致信号
で前記データ読取り信号をマスクする第１ゲート回路と
、前記一致信号で前記符号を第２装置に出力する第２ゲ
ート回路とを含んで構成される。
号を与え第２装置にデータ書込み信号を与える信号発生
器と、前記データ読取り信号を計数し既定値に達すると
終了信号を出力する第１カウンタと、登録されている複
数のデータ列と入力されるデータ列とを比較して一致信
号とそのデータ列の長さとそのデータ列に対応した符号
とを出力するデータ列検出器と、前記第２装置のアドレ
スを出力し前記データ書込み信号に同期して更新され前
記一致信号により入力値を取り込む第２カウンタと、前
記第２カウンタの出力から前記データ列の長さを減じ前
記第２カウンタの入力値とする減算器と、前記一致信号
で前記データ読取り信号をマスクする第１ゲート回路と
、前記一致信号で前記符号を第２装置に出力する第２ゲ
ート回路とを含んで構成される。
本発明は、ＤＭＡデータ転送を行いながら、同時にデー
タ列比較を行い、実時間でこれを符号に変換するので、
従来のＣＰＵとプログラムで行う方法より高速な処理が
可能である。
タ列比較を行い、実時間でこれを符号に変換するので、
従来のＣＰＵとプログラムで行う方法より高速な処理が
可能である。
次に、本発明について図面を参照して説明する。
第１図は本発明によるＤＭＡ制御装置の一実施例のブロ
ック図である。データ列検出器６には、複数のレコード
が登録されている。このレコードは、データ列とその長
さとそれを表す符号とから構成されている。これらのデ
ータ列は、入力されるデータ列と実時間で比較され、一
致検出される。
ック図である。データ列検出器６には、複数のレコード
が登録されている。このレコードは、データ列とその長
さとそれを表す符号とから構成されている。これらのデ
ータ列は、入力されるデータ列と実時間で比較され、一
致検出される。
このような一致検出手段は、本出願人によりすでに出願
されている（特開昭６２−０４０５２９号、特開昭６２
−０６５１３０号等）。ここで用いているデータ列検出
器６は、この一致検出手段に長さと符号を登録するため
のメモリを加え、一致検出手段の出力する一致アドレス
でこのメモリをアクセスするようにしたものである。
されている（特開昭６２−０４０５２９号、特開昭６２
−０６５１３０号等）。ここで用いているデータ列検出
器６は、この一致検出手段に長さと符号を登録するため
のメモリを加え、一致検出手段の出力する一致アドレス
でこのメモリをアクセスするようにしたものである。
ＤＭＡ転送は、次のように行われる。先ず、第１カウン
タに転送するデータの数を、また第２カウンタに転送先
のメインメモリアドレスを設定する。ここで、入出力装
置２１からＤＭＡ転送を要求するＤＭＡＲＥＱ信号が信
号発生器１に入力されると、信号発生器１はＣＰＵ２３
に対してバス線の使用を要求するＨＯＬＤＲＥＱ信号を
出力する。ＣＰＯ２３がこの要求を認めるＨＯＬＤＡＣ
Ｋ信号を返すと、信号発生器１ば入出力装置２１にＤＭ
ＡＡＣＫ信号を出力し、ＤＭＡ制御装置２４によるデー
タ転送が開始される。
タに転送するデータの数を、また第２カウンタに転送先
のメインメモリアドレスを設定する。ここで、入出力装
置２１からＤＭＡ転送を要求するＤＭＡＲＥＱ信号が信
号発生器１に入力されると、信号発生器１はＣＰＵ２３
に対してバス線の使用を要求するＨＯＬＤＲＥＱ信号を
出力する。ＣＰＯ２３がこの要求を認めるＨＯＬＤＡＣ
Ｋ信号を返すと、信号発生器１ば入出力装置２１にＤＭ
ＡＡＣＫ信号を出力し、ＤＭＡ制御装置２４によるデー
タ転送が開始される。
信号発生器１は入出力装置２１にデータ読取り信号ＲＥ
ＡＤを送り、入出力装置２１はデータバス線にデータを
出力する。このとき、信号発生器ｌはデータ書込み信号
ＷＲＩＴＥをメインメモリに送り、第２カウンタ４で指
定されたアドレスに、このデータが書込まれる。そして
、データ読取り信号ＲＥＡＤによって第１カウンタ３は
−１され、データ書込み信号ＷＲＩＴＥによって第２カ
ウンタ４は＋１され、次のデータ転送の準備がなされる
。同時に、このデータはデータ列検出器６で比較される
。登録されているデータ列と一致しないときには、次の
データ転送が始められる。
ＡＤを送り、入出力装置２１はデータバス線にデータを
出力する。このとき、信号発生器ｌはデータ書込み信号
ＷＲＩＴＥをメインメモリに送り、第２カウンタ４で指
定されたアドレスに、このデータが書込まれる。そして
、データ読取り信号ＲＥＡＤによって第１カウンタ３は
−１され、データ書込み信号ＷＲＩＴＥによって第２カ
ウンタ４は＋１され、次のデータ転送の準備がなされる
。同時に、このデータはデータ列検出器６で比較される
。登録されているデータ列と一致しないときには、次の
データ転送が始められる。
もし一致したときには、データ列検出器６から一致信号
と符号と長さが出力される。このとき、減算器５は第２
カウンタ４の出力からデータ列の長さを引き、これを第
２カウンタ４に設定する。
と符号と長さが出力される。このとき、減算器５は第２
カウンタ４の出力からデータ列の長さを引き、これを第
２カウンタ４に設定する。
この一致信号により、第１ゲート回路２はデータ読取り
信号ＲＥＡＤをマスクし、入出力装置２１からデータは
読み出されず、転送データ数を計数する第１カウンタ３
も−１されない。第２ゲート回路７は、データ列検出器
６からの符号をデータバス線に出力する。この符号が次
の書込み信号ＷＲＩＴＥにより、メインメモリ２２の第
２カウンタ４で指定される位置に書込まれ、データ列が
符号に置き換えられる。
信号ＲＥＡＤをマスクし、入出力装置２１からデータは
読み出されず、転送データ数を計数する第１カウンタ３
も−１されない。第２ゲート回路７は、データ列検出器
６からの符号をデータバス線に出力する。この符号が次
の書込み信号ＷＲＩＴＥにより、メインメモリ２２の第
２カウンタ４で指定される位置に書込まれ、データ列が
符号に置き換えられる。
設定されたデータ数の転送が終了すると、第１カウンタ
３からキャリーが終了信号として出力される。
３からキャリーが終了信号として出力される。
以上説明したように、本発明によれば、ＤＭＡデータ転
送中にデータ列を別の符号に変換することができ、高速
データ変換が容易に実現できる。
送中にデータ列を別の符号に変換することができ、高速
データ変換が容易に実現できる。
尚、データ転送がメインメモリの或領域がら別の領域に
対して行われる場合は、従来のメモリ・メモリＤＭＡ転
送に本発明を用いれば良く、以上の記述は、本発明の特
許請求の範囲を制限するものではない。
対して行われる場合は、従来のメモリ・メモリＤＭＡ転
送に本発明を用いれば良く、以上の記述は、本発明の特
許請求の範囲を制限するものではない。
第１図は本発明の一実施例のブロック図、第２図は従来
のＤＭＡ制御装置とシステム構成図である。 １．１３・・・信号発生器、２．７・・・ゲート回路、
３．４，１１．１２・・・カウンタ、５・・・減算器、
６・・・データ列検出器、２１・・・入出力装置、２２
・・・メインメモリ、２３・・・ＣＰＵ、２４・・・Ｄ
ＭＡ制御装置。
のＤＭＡ制御装置とシステム構成図である。 １．１３・・・信号発生器、２．７・・・ゲート回路、
３．４，１１．１２・・・カウンタ、５・・・減算器、
６・・・データ列検出器、２１・・・入出力装置、２２
・・・メインメモリ、２３・・・ＣＰＵ、２４・・・Ｄ
ＭＡ制御装置。
Claims (1)
- 第１装置にデータ読取り信号を与え第２装置にデータ書
込み信号を与える信号発生器と、前記データ読取り信号
を計数し既定値に達すると終了信号を出力する第１カウ
ンタと、登録されている複数のデータ列と入力されるデ
ータ列とを比較して一致信号とそのデータ列の長さとそ
のデータ列に対応した符号とを出力するデータ列検出器
と、前記第２装置のアドレスを出力し前記データ書込み
信号に同期して更新され前記一致信号により入力値を取
り込む第２カウンタと、前記第２カウンタの出力から前
記データ列の長さを減じ前記第２カウンタの入力値とす
る減算器と、前記一致信号で前記データ読取り信号をマ
スクする第１ゲート回路と、前記一致信号で前記符号を
第２装置に出力する第２ゲート回路とを含んで構成され
ることを特徴とするダイレクトメモリアクセス制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382387A JPH01114960A (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382387A JPH01114960A (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114960A true JPH01114960A (ja) | 1989-05-08 |
Family
ID=17533054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27382387A Pending JPH01114960A (ja) | 1987-10-28 | 1987-10-28 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
-
1987
- 1987-10-28 JP JP27382387A patent/JPH01114960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
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