JPS62232060A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS62232060A JPS62232060A JP7420386A JP7420386A JPS62232060A JP S62232060 A JPS62232060 A JP S62232060A JP 7420386 A JP7420386 A JP 7420386A JP 7420386 A JP7420386 A JP 7420386A JP S62232060 A JPS62232060 A JP S62232060A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のデバイスを時分割に走査して処理を行な
い、主記憶との間のデータ転送をダイレフ１〜メモリア
クセス（以下ＤＭＡと略す、）により行なうデータ処理
装置に係り、特に高速処理を必要とするデバイスの接続
に好適なりＭＡ制御方式に関する。
い、主記憶との間のデータ転送をダイレフ１〜メモリア
クセス（以下ＤＭＡと略す、）により行なうデータ処理
装置に係り、特に高速処理を必要とするデバイスの接続
に好適なりＭＡ制御方式に関する。
従来複数のデバイスを時分割に走査して処理を行ない、
主記憶との間のデータ転送をＤＭＡにより行なうデータ
処理装置におけるＤＭＡ制御方式としては、第３図に示
すものがあった。
主記憶との間のデータ転送をＤＭＡにより行なうデータ
処理装置におけるＤＭＡ制御方式としては、第３図に示
すものがあった。
第３図は従来の制御方式を示す構成図、第４図は第３図
中の主要な信号のタイムチャートである。
中の主要な信号のタイムチャートである。
第３図において１はＤＭＡ制御ユニット、２は主記憶、
３は複数のデバイス４ａ、４ｂ、・・・４ｎを走査して
処理を行ない、共通制御回路５と主記憶２との間のデー
タ転送を制御するＤＭＡ制御回路６から構成される走査
ユニッ１〜である。
３は複数のデバイス４ａ、４ｂ、・・・４ｎを走査して
処理を行ない、共通制御回路５と主記憶２との間のデー
タ転送を制御するＤＭＡ制御回路６から構成される走査
ユニッ１〜である。
７は走査ユニット３からＤＭＡ制御ユニット１へ送出さ
れるＤＭＡ要求信号、８はＤＭＡ要求信号７に対する許
可信号であるＤＭＡ応答信号、９は主記憶２と走査ユニ
ット３の間のデータ転送に使用されるＤＭＡバスである
。
れるＤＭＡ要求信号、８はＤＭＡ要求信号７に対する許
可信号であるＤＭＡ応答信号、９は主記憶２と走査ユニ
ット３の間のデータ転送に使用されるＤＭＡバスである
。
次に第３図と第４図を用いて動作を説明する。
今、デバイスの走査がデバイス４ａに回ってきた時、デ
バイス４ａに関するＤＭＡ要求を検出したとすると、共
通制御回路５からＤＭＡ制御回路６に対して報告が行き
、ＤＭＡ制御回路６は、その報告を受けて、ＤＭＡ制御
ユニット１に対するＤＭＡ要求信号７をオンにする。そ
の後、ＤＭＡ制御ユニット１からの応答信号８がオンに
なると、該ＤＭＡ要求信号７をオフにしてＤＭＡバス９
を用いてデータを転送する。データ転送が完了すると、
デバイス４ａに走査が回ってくるのを待ち。
バイス４ａに関するＤＭＡ要求を検出したとすると、共
通制御回路５からＤＭＡ制御回路６に対して報告が行き
、ＤＭＡ制御回路６は、その報告を受けて、ＤＭＡ制御
ユニット１に対するＤＭＡ要求信号７をオンにする。そ
の後、ＤＭＡ制御ユニット１からの応答信号８がオンに
なると、該ＤＭＡ要求信号７をオフにしてＤＭＡバス９
を用いてデータを転送する。データ転送が完了すると、
デバイス４ａに走査が回ってくるのを待ち。
走査がまわってきたらＤＭＡ制御回路６から共通制御回
路５へＤＭＡ完了の報告をし、そこで次のデバイスのＤ
ＭＡ要求の受付けが可能となる。
路５へＤＭＡ完了の報告をし、そこで次のデバイスのＤ
ＭＡ要求の受付けが可能となる。
従来の方式は以上の様に構成されているので。
第４図に示す様にデバイス４ａのＤＭＡ処理と次のデバ
イスのＤＭＡ処理との間に空き時間が生じていた。
イスのＤＭＡ処理との間に空き時間が生じていた。
なお、この種の装置として関連するものには。
例えば、特開昭５９−２０６９２６号公報、特開昭５９
−１９５７３６号公報、 特開昭５９−３６８４５号公報等が挙げられる。
−１９５７３６号公報、 特開昭５９−３６８４５号公報等が挙げられる。
上記従来技術は高速処理を必要とするデバイスを接続し
てＤＭＡ処理を行なわせる場合のＤＭＡ高速化の点につ
いては配慮がされておらず、第４図に示したＤＭＡ空き
時間により制御ユニット１、主記憶２のＤＭＡ処理能力
が高くても、走査ユニット３のＤＭＡ処理能力に制限が
生じ高速処理を必要とするデバイスを接続できないとい
う問題があった。
てＤＭＡ処理を行なわせる場合のＤＭＡ高速化の点につ
いては配慮がされておらず、第４図に示したＤＭＡ空き
時間により制御ユニット１、主記憶２のＤＭＡ処理能力
が高くても、走査ユニット３のＤＭＡ処理能力に制限が
生じ高速処理を必要とするデバイスを接続できないとい
う問題があった。
ここで高速処理を必要とするデバイスを接続する場合に
デバイス（第３図に示す４ａ、４ｂ、・・・４ｎ）の数
を減らし、各デバイスに対する走査頻度を高めることに
より第４図で示したＤＭＡ空き時間を短縮する方法が考
えられるが、減らされたデバイスを接続するための第３
図に示す走査ユニット３相当のユニットの追加が必要と
なるため。
デバイス（第３図に示す４ａ、４ｂ、・・・４ｎ）の数
を減らし、各デバイスに対する走査頻度を高めることに
より第４図で示したＤＭＡ空き時間を短縮する方法が考
えられるが、減らされたデバイスを接続するための第３
図に示す走査ユニット３相当のユニットの追加が必要と
なるため。
ＤＭＡ制御ユニット１のハードウェアが増大し。
またＤＭＡ要求信号とＤＭＡ応答信号が増えるなどの問
題があった。
題があった。
本発明の目的は、複数のデバイスを時分割に走査して処
理を行ない、主記憶との間のデータ転送を、ダイレクト
メモリアクセスにより行なうデータ処理装置において、
複数のデバイスを走査して処理する走査ユニットの数を
増やすことなく、デバイスに高速処理を必要とするデバ
イスを用いることを可能とする手段を提供することにあ
る。
理を行ない、主記憶との間のデータ転送を、ダイレクト
メモリアクセスにより行なうデータ処理装置において、
複数のデバイスを走査して処理する走査ユニットの数を
増やすことなく、デバイスに高速処理を必要とするデバ
イスを用いることを可能とする手段を提供することにあ
る。
上記目的は複数のデバイスを時分割に走査して処理を行
なうユニットに該デバイスからのＤＭＡ要求を記憶する
複数のＤＭＡ保留ラッチと該ＤＭＡ保留ラッチと同数の
該ＤＭＡ要求を出したデバイス番号を記憶する第１のア
ドレスレジスタ、及び該ＤＭＡ要求を出した該デバイス
のＤＭＡ転送データを記憶する転送データレジスタと、
複数設けた該ＤＭＡ保留ラッチ、該第１のアドレスレジ
スタ、該転送データレジスタを区別するアドレスを記憶
する第２のアドレスレジスタと、ＤＭＡ転送終了時に該
第２のアドレスレジスタの内容を取り込む、該ＤＭＡ保
留ラッチと同数の第３のアドレスレジスタを設け、該複
数のＤＭＡ保留ラッチの中でオンとなっているラッチの
出力信号から一つを選択してＤＭＡ要求信号として送出
する手段と、 該ＤＭＡ要求信号に対する応答信号を受けた時先に選択
したＤＭＡ保留ラッチをリセットして、オンとなってい
る残りのＤＭＡ保留ラッチを用いて次のＤＭＡ要求の送
出を可能とする手段と。
なうユニットに該デバイスからのＤＭＡ要求を記憶する
複数のＤＭＡ保留ラッチと該ＤＭＡ保留ラッチと同数の
該ＤＭＡ要求を出したデバイス番号を記憶する第１のア
ドレスレジスタ、及び該ＤＭＡ要求を出した該デバイス
のＤＭＡ転送データを記憶する転送データレジスタと、
複数設けた該ＤＭＡ保留ラッチ、該第１のアドレスレジ
スタ、該転送データレジスタを区別するアドレスを記憶
する第２のアドレスレジスタと、ＤＭＡ転送終了時に該
第２のアドレスレジスタの内容を取り込む、該ＤＭＡ保
留ラッチと同数の第３のアドレスレジスタを設け、該複
数のＤＭＡ保留ラッチの中でオンとなっているラッチの
出力信号から一つを選択してＤＭＡ要求信号として送出
する手段と、 該ＤＭＡ要求信号に対する応答信号を受けた時先に選択
したＤＭＡ保留ラッチをリセットして、オンとなってい
る残りのＤＭＡ保留ラッチを用いて次のＤＭＡ要求の送
出を可能とする手段と。
該ＤＭＡ要求が受付けられた後の主記憶との間のデータ
転送は該第２のアドレスレジスタで選択される該転送デ
ータレジスタを用いて行なう手段と。
転送は該第２のアドレスレジスタで選択される該転送デ
ータレジスタを用いて行なう手段と。
該第３のアドレスレジスタから一つを選択してＤＭＡ後
処理のデバイス番号選択に用いる該第１のアドレスレジ
スタの選択信号とする手段と、ＤＭＡ転送後のデバイス
に対する後処理を前記手段で選択された該第１のアドレ
スレジスタで示すデバイスに行なう手段とを設けること
により。
処理のデバイス番号選択に用いる該第１のアドレスレジ
スタの選択信号とする手段と、ＤＭＡ転送後のデバイス
に対する後処理を前記手段で選択された該第１のアドレ
スレジスタで示すデバイスに行なう手段とを設けること
により。
達成される。
複数のＤＭＡ保留ラッチの中でオンとなっているラッチ
の出力信号から一つを選択してＤＭＡ要求信号として送
出する手段と、該ＤＭＡ要求信号に対する応答信号を受
けた時先に選択したＤＭＡ保留ラッチをリセットして、
オンとなっている残りのＤＭＡ保留ラッチを用いて次の
ＤＭＡ要求の送出を可能とする手段によりあるデバイス
のＤＭＡ要求が受付けられて、ＤＭＡ転送を終えた後。
の出力信号から一つを選択してＤＭＡ要求信号として送
出する手段と、該ＤＭＡ要求信号に対する応答信号を受
けた時先に選択したＤＭＡ保留ラッチをリセットして、
オンとなっている残りのＤＭＡ保留ラッチを用いて次の
ＤＭＡ要求の送出を可能とする手段によりあるデバイス
のＤＭＡ要求が受付けられて、ＤＭＡ転送を終えた後。
該デバイスのＤＭＡの後処理の完了を待たずに次のデバ
イスのＤＭＡ要求を出せるため、ＤＭＡ転送とＤＭＡ転
送の間の空き時間を短縮して、ＤＭＡの転送能力を向上
させることができる。
イスのＤＭＡ要求を出せるため、ＤＭＡ転送とＤＭＡ転
送の間の空き時間を短縮して、ＤＭＡの転送能力を向上
させることができる。
また主記憶との間のデータ転送を該第２のアドレスレジ
スタで選択される該転送データレジスタを用いて行なう
手段と、ＤＭＡ転送後のデバイスに対する後処理を該第
１のデバイス番号レジスタで示される番号のデバイスに
行なう手段によりＤＭＡ転送処理およびＤＭＡ後処理に
おけるデバイス番号の対応が保たれる。
スタで選択される該転送データレジスタを用いて行なう
手段と、ＤＭＡ転送後のデバイスに対する後処理を該第
１のデバイス番号レジスタで示される番号のデバイスに
行なう手段によりＤＭＡ転送処理およびＤＭＡ後処理に
おけるデバイス番号の対応が保たれる。
以下１本発明の一実施例を第１図と第２図により説明す
る。第１図は本発明を通信制御装置の回線走査機構に適
用した一実施例のブロック図である。本実施例の回線走
査機構は複数回線を時分割に走査して回線制御を行ない
、主記憶部との間のデータ転送はＤＭＡで行なう。
る。第１図は本発明を通信制御装置の回線走査機構に適
用した一実施例のブロック図である。本実施例の回線走
査機構は複数回線を時分割に走査して回線制御を行ない
、主記憶部との間のデータ転送はＤＭＡで行なう。
５０は中央制御部であり、回線走査機構との送受信デー
タの授受、電文の処理、エラー処理等をプログラム制御
により行なう。
タの授受、電文の処理、エラー処理等をプログラム制御
により行なう。
５１はプログラムおよび送受信データを格納する主記憶
部 ５２はインタフェース制御語（以下ＩＣＷと略す。）で
あり、収容回線対応に伝送制御のステータスや送受信デ
ータの直並列変換の途中のデータなどの回線制御に必要
な情報と、メモリアドレスやデータカウントなどのＤＭ
Ａ制御に必要な情報を格納している。すべての回線はス
キャンされる毎に、本ＩＣＷをアクセスして回線の制御
を行なう。
部 ５２はインタフェース制御語（以下ＩＣＷと略す。）で
あり、収容回線対応に伝送制御のステータスや送受信デ
ータの直並列変換の途中のデータなどの回線制御に必要
な情報と、メモリアドレスやデータカウントなどのＤＭ
Ａ制御に必要な情報を格納している。すべての回線はス
キャンされる毎に、本ＩＣＷをアクセスして回線の制御
を行なう。
５３はＩＣＷワークレジスタで各回線がスキャンされる
毎に回線制御情報とＤＭＡ制御情報をＩＣＷ６２’より
読み出して本しジスタヘセットする。
毎に回線制御情報とＤＭＡ制御情報をＩＣＷ６２’より
読み出して本しジスタヘセットする。
５４はインタフェース共通制御回路でＩＣＷワークレジ
スタ５３の内容に従って回線の制御を行なう。また後述
の比較回路６１からのＤＭＡ後処理起動信号７４を受け
てＤＭＡの後処理を行なう。
スタ５３の内容に従って回線の制御を行なう。また後述
の比較回路６１からのＤＭＡ後処理起動信号７４を受け
てＤＭＡの後処理を行なう。
５５はＤＭＡ制御回路でＩＣＷワークレジスタ５３の内
容に従ってＤＭＡ保留ラッチ（５６または５７）のセッ
ト信号（７５または７７）を生成し、また中央制御部５
０からのＤＭＡ応答信号７２がもどってきた時にＤＭＡ
保留ラッチ（５６または５７）のリセット信号（７６ま
たは７８）を生成する。
容に従ってＤＭＡ保留ラッチ（５６または５７）のセッ
ト信号（７５または７７）を生成し、また中央制御部５
０からのＤＭＡ応答信号７２がもどってきた時にＤＭＡ
保留ラッチ（５６または５７）のリセット信号（７６ま
たは７８）を生成する。
５８はＤＭＡ要求選択回路で二個あるＤＭＡ保留ラッチ
の出力信号の何れか一つを選択してＤＭＡ要求償号７１
とする。
の出力信号の何れか一つを選択してＤＭＡ要求償号７１
とする。
５９．６０は回線アドレスレジスタでＤＭＡ保留ラッチ
（５６，５７）をセットする際、その時の回線アドレス
バス７０の内容を取り込む。（ラッチ５６のセットの時
、レジスタ５９へ、ラッチ５７のセットの時、レジスタ
６０へ取り込む。）６１は比較回路で後述の選択回路６
８からのＤＭＡ転送完了番号を示す信号に従って、レジ
スタ５９とバス７０、またはレジスタ６０とバス７０を
比較して、ＤＭＡ後処理起動信号７４を生成する。
（５６，５７）をセットする際、その時の回線アドレス
バス７０の内容を取り込む。（ラッチ５６のセットの時
、レジスタ５９へ、ラッチ５７のセットの時、レジスタ
６０へ取り込む。）６１は比較回路で後述の選択回路６
８からのＤＭＡ転送完了番号を示す信号に従って、レジ
スタ５９とバス７０、またはレジスタ６０とバス７０を
比較して、ＤＭＡ後処理起動信号７４を生成する。
６２はＤＭＡ受付は番号レジスタで、ＤＭＡ応答信号７
２がきた時、ＤＭＡ保留ラッチ５６゜５７の何れが選択
されたかを記憶しておく。本レジスタの出力は転送デー
タ選択回路６５へ送られ、転送データレジスタ６３．６
４の何れをＤＭＡバスに乗せるかを決定するのに使われ
る。
２がきた時、ＤＭＡ保留ラッチ５６゜５７の何れが選択
されたかを記憶しておく。本レジスタの出力は転送デー
タ選択回路６５へ送られ、転送データレジスタ６３．６
４の何れをＤＭＡバスに乗せるかを決定するのに使われ
る。
６６．６７はＤ Ｍ Ａ完了番号レジスタで、ＤＭＡ転
送完了時にレジスタ６２の内容を取り込む６６８は選択
回路でレジスタ６６．６７のうち何れか一つを選択して
１選択結果であるＤＭＡ転送完了番号を示す信号を回路
６１へ送る。
送完了時にレジスタ６２の内容を取り込む６６８は選択
回路でレジスタ６６．６７のうち何れか一つを選択して
１選択結果であるＤＭＡ転送完了番号を示す信号を回路
６１へ送る。
上記構成で接続されている複数回線の中で回線Ａおよび
回線Ｂ（図示は省略している。）にＤＭＡ要求が存在し
ている場合の動作を説明する。今。
回線Ｂ（図示は省略している。）にＤＭＡ要求が存在し
ている場合の動作を説明する。今。
回線アドレスバス７０のスキャンが回線Ａに回ってきた
とすると、ＩＣＷ５２から回線Ａの回線制御情報とＤＭ
Ａ制御情報がＩＣＷワークレジスタ５３に読み出される
。ＤＭＡ制御回路５５はワークレジスタ５３のＤＭＡ制
御情報からＤＭＡ要求を検出して、ＤＭＡ保留ラッチ５
６のセット信号７５をオンにし、その時の回線アドレス
バス７０の内容を回線アドレスレジスタ５９に取り込み
。
とすると、ＩＣＷ５２から回線Ａの回線制御情報とＤＭ
Ａ制御情報がＩＣＷワークレジスタ５３に読み出される
。ＤＭＡ制御回路５５はワークレジスタ５３のＤＭＡ制
御情報からＤＭＡ要求を検出して、ＤＭＡ保留ラッチ５
６のセット信号７５をオンにし、その時の回線アドレス
バス７０の内容を回線アドレスレジスタ５９に取り込み
。
転送データ（メモリアドレスと受信データ）をレジスタ
６３にセットする。ＤＭＡ要求選択回路５８は、ＤＭＡ
保留ラッチ５６の出力信号を選択してＤＭＡ要求信号７
１をオンにし、ＤＭＡ応答信号７２がもどってくるのを
待つ。
６３にセットする。ＤＭＡ要求選択回路５８は、ＤＭＡ
保留ラッチ５６の出力信号を選択してＤＭＡ要求信号７
１をオンにし、ＤＭＡ応答信号７２がもどってくるのを
待つ。
その間に回線のスキャンが進んでいって回線アドレスバ
ス７０が回線Ｂのアドレスになると１回線Ａの場合と同
様にＤＭＡ制御回路５５でＤＭＡ要求を検出して未だセ
ットされていないＤＭＡ保留ラッチ５７をセットし、そ
の時の回線アドレス７０の内容を回線アドレスレジスタ
６０に取り込み、転送データをレジスタ６４にセットす
る。
ス７０が回線Ｂのアドレスになると１回線Ａの場合と同
様にＤＭＡ制御回路５５でＤＭＡ要求を検出して未だセ
ットされていないＤＭＡ保留ラッチ５７をセットし、そ
の時の回線アドレス７０の内容を回線アドレスレジスタ
６０に取り込み、転送データをレジスタ６４にセットす
る。
次にＤＭＡ応答信号７２が返ってくると、ＤＭＡ保留ラ
ッチ５６に対応する番号をレジスタ６２にセットし、Ｄ
ＭＡ保留ラッチ５６をリセットする。またＤＭＡ要求選
択回路５８は既にセットされているＤＭＡ保留ラッチ５
７の出力を直ちにＤＭＡ要求信号７１に乗せる。
ッチ５６に対応する番号をレジスタ６２にセットし、Ｄ
ＭＡ保留ラッチ５６をリセットする。またＤＭＡ要求選
択回路５８は既にセットされているＤＭＡ保留ラッチ５
７の出力を直ちにＤＭＡ要求信号７１に乗せる。
次に回線ＡのＤＭＡ転送が完了すると、既に回線ＢのＤ
ＭＡ要求としてオンとしていたＤＭＡ要求信号７１に対
する応答信号７２を待つ。また、この時レジスタ６２の
内容をレジスタ６６へ移しレジスタ６７には未だ有効な
番号がセットされていないためレジスタ６６の出力が選
択回路６８で選択され、比較回路６１へ送られる。
ＭＡ要求としてオンとしていたＤＭＡ要求信号７１に対
する応答信号７２を待つ。また、この時レジスタ６２の
内容をレジスタ６６へ移しレジスタ６７には未だ有効な
番号がセットされていないためレジスタ６６の出力が選
択回路６８で選択され、比較回路６１へ送られる。
該比較回路６１ではＤＭＡ保留ランチ５６に対応する番
号を受けたのでアドレスレジスタ５９とアドレス７０の
比較を行ない、結果をＤＭＡ後処理の起動信号として回
路５４へ送る。回線ＢのＤＭＡ要求に対してＤＭＡ応答
信号７２がもどってきた後は前述の回線Ａと同様の動作
を行なう。
号を受けたのでアドレスレジスタ５９とアドレス７０の
比較を行ない、結果をＤＭＡ後処理の起動信号として回
路５４へ送る。回線ＢのＤＭＡ要求に対してＤＭＡ応答
信号７２がもどってきた後は前述の回線Ａと同様の動作
を行なう。
以上の説明から明らかなように、本実施例の場合１回線
ＡのＤＭＡ転送を終えた後、回線ＡのＤＭＡの後処理（
メモリアドレス、データカウント等の更新）を待たずに
回線ＢのＤＭＡ要求を出すことが可能で、ＤＭＡ転送間
の空き時間を短縮することができる。
ＡのＤＭＡ転送を終えた後、回線ＡのＤＭＡの後処理（
メモリアドレス、データカウント等の更新）を待たずに
回線ＢのＤＭＡ要求を出すことが可能で、ＤＭＡ転送間
の空き時間を短縮することができる。
本実施例ではＤＭＡ保留ラッチ（５６，５７）とＤＭＡ
要求発生時の回線アドレスを記憶するレジスタ（５９，
６０）と転送データレジスタ（６３゜６４）ＤＭＡ転送
完了時にＤＭＡ保留ビートに対応する番号を取り込むレ
ジスタ（６６，６７）を２組設けたが、スキャンする回
線の回線数１回線速度及びＤＭＡバスの使用率に合わせ
て、該ラッチと該レジスタを増やすことにより、さらに
高速の回線を接続できる様になる。
要求発生時の回線アドレスを記憶するレジスタ（５９，
６０）と転送データレジスタ（６３゜６４）ＤＭＡ転送
完了時にＤＭＡ保留ビートに対応する番号を取り込むレ
ジスタ（６６，６７）を２組設けたが、スキャンする回
線の回線数１回線速度及びＤＭＡバスの使用率に合わせ
て、該ラッチと該レジスタを増やすことにより、さらに
高速の回線を接続できる様になる。
尚１本発明は５通信制御装置以外の他のデータ処理装置
でも実施できることは勿論である。
でも実施できることは勿論である。
本発明によれば、走査ユニット（複数デバイスを時分割
に走査して処理を行なうユニット）の数を増やすことな
く、ＤＭＡを高速化することにより、高速処理を必要と
するデバイスの接続が可能となり、また高速デバイス接
続時、該走査ユニットを増やす必要もなく、ユニット追
加時に装置筐体が増える問題も起こらない。また該走査
ユニットとＤＭＡ制御ユニット（実施例の中央制御部５
０に相当）の間のインタフェース信号も増えないため、
該ＤＭＡ制御ユニットの論理量が増えることもないなど
、多大の効果がある。
に走査して処理を行なうユニット）の数を増やすことな
く、ＤＭＡを高速化することにより、高速処理を必要と
するデバイスの接続が可能となり、また高速デバイス接
続時、該走査ユニットを増やす必要もなく、ユニット追
加時に装置筐体が増える問題も起こらない。また該走査
ユニットとＤＭＡ制御ユニット（実施例の中央制御部５
０に相当）の間のインタフェース信号も増えないため、
該ＤＭＡ制御ユニットの論理量が増えることもないなど
、多大の効果がある。
第１図は本発明を通信制御装置の回線走査機構に適用し
た例のブロック図、第２図はダイレクトメモリアクセス
時の第１図における主要信号の動きを示すタイムチャー
ト、第３図および第４図は従来技術を表わす図である。 ５０・・・中央制御部、５１・・・主記憶部、５２・・
・インタフェース制御語（ＩＣＷ）、５３・・・ＩＣＷ
ワークレジスタ （ＷＲ）、５４・・・インタフェース
共通制御回路、５５・・・ＤＭＡ制御回路。
た例のブロック図、第２図はダイレクトメモリアクセス
時の第１図における主要信号の動きを示すタイムチャー
ト、第３図および第４図は従来技術を表わす図である。 ５０・・・中央制御部、５１・・・主記憶部、５２・・
・インタフェース制御語（ＩＣＷ）、５３・・・ＩＣＷ
ワークレジスタ （ＷＲ）、５４・・・インタフェース
共通制御回路、５５・・・ＤＭＡ制御回路。
Claims (1)
- 【特許請求の範囲】 １、複数のデバイスを時分割に走査して処理を行ない、
主記憶との間のデータ転送はダイレクトメモリアクセス
（ＤＭＡ）により行なうデータ処理装置において、 該デバイス走査時に検出したデバイスのＤＭＡ要求を記
憶する複数のＤＭＡ保留ラッチと、該ＤＭＡ保留ラッチ
と同数の該ＤＭＡ要求を出したデバイス番号を記憶する
第１のアドレスレジスタ、及び該ＤＭＡ要求を出した該
デバイスのＤＭＡ転送データを記憶する転送データレジ
スタと 複数設けた該ＤＭＡ保留ラッチ、該第１のアドレスレジ
スタ、該転送データレジスタを区別するアドレスを記憶
する第２のアドレスレジスタと、 ＤＭＡ転送終了時に該第２のアドレスレジスタを取り込
む該ＤＭＡ保留ラッチと同数の第３のアドレスレジスタ
とを有し、 該複数のＤＭＡ保留ラッチの中でオンとなっているラッ
チの出力信号から一つを選択してＤＭＡ要求信号として
送出する手段と、 該ＤＭＡ要求信号に対する応答信号を受けた時該ＤＭＡ
保留ラッチをリセットして次のＤＭＡ要求の送出を可能
とする手段と、 該ＤＭＡ要求受付け後のデータ転送は該第２のアドレス
レジスタで選択される該転送データレジスタを用いて行
なう手段と、 該第３のアドレスレジスタから一つを選択し、該出力信
号を複数の該第１のアドレスレジスタの選択信号とする
手段と、 ＤＭＡ転送後のデバイスに対する後処理を、前記手段で
選択された該第１のアドレスレジスタで示すデバイスに
行なう手段とを設けたことを特徴とするデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7420386A JPS62232060A (ja) | 1986-04-02 | 1986-04-02 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7420386A JPS62232060A (ja) | 1986-04-02 | 1986-04-02 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232060A true JPS62232060A (ja) | 1987-10-12 |
Family
ID=13540392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7420386A Pending JPS62232060A (ja) | 1986-04-02 | 1986-04-02 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
-
1986
- 1986-04-02 JP JP7420386A patent/JPS62232060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
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