JPH01115215A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は同期回路に関し、特にクロック信号に同期した
同１！１１信号からその同期信号に同期しかつ周期も同
一の内部回路用起動信号を発生するための同期回路に関
する。

従来技術 従来、この種の回路では、第４図に示すように同１の信
号をＤタイプフリップフロップ（以下単にＦＦと称す）
４０にてサンプリングしただけで起動信号とするように
なっている。尚、第４図の２段目のＦＦ３０とゲート回
路３１とは、起動信号の幅をクロックの１周期分にする
ための微分回路３を形成している。

上述した従来の同期回路においては、同期信号をクロッ
クでサンプリングするだりの方式であり、以前にサンプ
リングした位相をみることなく、起動信号を発生するよ
うになっている。従って、起動信号の周ＩＩを常に一定
とするためには、クロックと同期信号との間には、ある
程度以下（ジッタおよび素子遅延変動）の位相偏差しか
ＢＴ−容されておらず、同期系装置の回路間インタフェ
ースとしてクロックが高速化するに従って、この偏差以
下にクロックと同期信号との位相差を保証することが難
しくなるという欠点がある。

発明の目的 本発明はこの様な従来のものの欠点を解決すべくなされ
たものであって、その目的とするところは、信号のジッ
タや回路素子の遅延変動等に大きく影響されることなく
常に一定周期の起動信号を生成することが可能な同期回
路を提供することにある。

発明の横板 本発明によれば、クロック信号とこのクロック信号に同
期した同期信号とを用いて前記同期信号に同期しかつ周
期も同一の信号を発生する同期回路であって、前記同期
信号に対して夫々異なる３種の遅延時間（遅延零とも含
む）を付加して当該同期信号をサンプリングするサンプ
リング回路と、前記サンプリング回路の各サンプリング
出力の状態を前記クロック信号の発生タイミングにて判
定してこの判定結果に応じて前記サンプリング出力のい
ずれを選択するかを決定する判定回路とを有し、この選
択出力を用いて前記同期信号に同期しかつ周期も同一の
信号を発生する様にしたことを特徴とする同期回路が得
られる。

実施例 以下に本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の実施例の回路図である。本発明の実施
例による同期回路は、入力同期信号をクロック信号によ
り互いに異なる３種の遅延時間を付加してサンプリング
するサンプリング回路１と、このサンプリング回路の各
サンプリング出力の状態をクロック信号の発生タイミン
グにて判定し、この判定結果に応じてこれ等サンプリン
グ出力のいずれを選択するかを決定する判定回路２と、
この選択出力をクロック信号の１周期分のパルス幅を有
する起動信号に変換する微分回路３とからなっている。

サンプリング回路１は同期信号をある一定時間遅延すべ
く直列接続された２個の遅延素子１０−１及び１０−２
と、３個のＦＦ１１−１〜１１−３とを有している。

ＦＦ１１−１は同期信号が直接入力され、Ｆ　Ｆ　１１
−２及び１１−３は遅延素子１０−１及び１０−２の各
遅延出力が夫々入力されている。各ＦＦのクロック入力
にはクロック信号が印加されてクロック信号の立上りタ
イミングにて各データ入力がサンプリングされるように
なっており、各サンプリング出力１２−１〜１２−３が
夫々導出される。

判定回路２はこれ等サンプリング出力１２−１〜１２−
３を夫々３人力としてこれ等サンプリング出力の状態を
判別する３個のゲート回路２０−１〜２０−３と、これ
等ゲート回路の各出力をデータ入力とする３個のＦ　Ｆ
　２３−１〜２３−３と、ゲート回路２０−１〜２０−
３の３ゲート出力を３人力するオアゲート２１と、この
オアゲート出力及びクロック信号、更にはＲ−８７リツ
プフロツブ２５の反転出力ｄを３人力とするアンドゲー
ト２２とを有している。

ＦＦ２３−１〜２３−３の各Ｑ出力２６−１〜２６−３
は２人力アンドゲート２７−１〜２７−３の各１人力と
なり、これ等アンドゲート２７−１〜２７−３の各他人
力にはサンプリング出力１２−１〜１２−３が夫々供給
されている。これ等各アンドゲートの出力は３人力オア
ゲート２７−４の各入力となり、このオアゲート出力が
判定回路２による選択出力信号となっている。この選択
出力信号が微分回路３へ入力されて起動信号に変換導出
されるのである。

判定回路２におけるゲート回路２０−１〜２０−３は各
サンプリング出力１２−１〜１２−３の状態を判別する
ものであり、それ等の判別出力のいずれがが論理ＩＩ　
Ｉ　ＩＴとなったときに、判定用レジスタ（ＦＦ）２３
−１〜２３−３の対応する１つがクロック信号の発生タ
イミングにてそれを取込み保持するようになっている。

−旦判定がなされた後は、判定レジスタ２３−１〜２３
−３の内容を更新しないように、Ｒ−８フリツプフロツ
プ２５のｄ出力によりアンドゲート２２をオフとしてい
る。

判定結果である“１″を取込んだ判定レジスタの１つの
出力を入力とするアンドゲート２７−１〜２７−３の対
応する１つがオンとなるので、そのオン状態にあるゲー
トに供給されているザンブリング出力１２−１〜１２−
３の１つが選択されて微分回路３の入力となる。

次に、第１図の動作原理を第１図をベースにして第２図
、第３図で補足しながら説明する。まず、同期信号とク
ロックの動作中におけるジッタ及び素子遅延変動９を見
積り、その時間（ΔＴ分）を遅延素子１０−１及び遅延
素子１０−２に設定する。第２図（Ａ）に示すようにク
ロックの位置ａ−ｆによリナンブリング回路１の出力１
２−１〜１２−３は第２図（Ｂ）のａ〜ｆの６通りの組
合せ状態を取り得ることになるが、判定回路２では、状
ｆｉｃ、ｄ及びｅの時だけ判定レジスタ２３−１〜２３
−３にその状態を保持し、−旦保持したら動作中は常に
これを保持し続ける。

ここで、同期信号の幅がクロック周期と同じかもしくは
それ以上であれば、同期信号とクロックとの位相差がど
のような関係であれ、必ず状＠ｃ。

ｄ、ｅのいずれかの状態となり得る。

状態Ｃの場合には、起動信号としてサンプリング回路１
の出力１２−１を、状ｆｉｌｄの場合には出力１２−２
を、状態ｅの場合には出力１２−３をそれぞれアンドゲ
ート２７−１〜２７−３及びオアゲート２７−４からな
るセレクタで選択するようにすると、それぞれの、場合
のＦ　Ｆ　１ｔ−１〜１１−３の入力での同期信号とク
ロックとの位相関係は第３図のようになっており、仮に
、動作中にジッタもしくは素子遅延変動ｍに起因して同
期信号とクロックとの位相変動が初期に対して６丁とな
ったとしても、起動信号にはその影響は現われず、いつ
も一定周期となるのである。

第１図の例では、判定は初期リセット（一般には電源投
入時または異常時に内部状態を初期化する）が解除され
てただちに行なわれるが、初期リセット解除模、ある一
定の時間、例えば、回路または伝送路の安定化時間をタ
イマを用いて計時することによりその後に行なうことも
可能であることは明らかである。

発明の詳細 な説明したように、本発明によれば、予め同期信号とク
ロックとの位相関係状態を判定し、その結果で同期信号
とクロックの位相変動量を考慮した位相差を自動的に設
けることにより、同期信号とクロックとの位相関係を制
限することなしに同期信号に同期し、かつ常に一定周期
で内部回路を起動できる起動信号を発生できるという効
果がある。

【図面の簡単な説明】 第１図は本発明の実膿例の回路ブロック図、第２図（Ａ
＞は第１図の回路ブロックの動作タイムチャート、第２
図（Ｂ）はクロックの発生タイミング位置とサンプリン
グ回路の出力値との関係を示す図、第３図はクロックの
発生タイミング位置の各々における動作タイムチャート
、第４図は従来の同期回路の回路図である。 主要部分の符号の説明 １・・・・・・サンプリング回路 ２・・・・・・判定回路 ３・・・・・・微分回路

Claims (1)

【特許請求の範囲】
1. クロック信号とこのクロック信号に同期した同期信号と
   を用いて前記同期信号に同期しかつ周期も同一の信号を
   発生する同期回路であって、前記同期信号に対して夫々
   異なる３種の遅延時間（遅延零をも含む）を付加して当
   該同期信号をサンプリングするサンプリング回路と、前
   記サンプリング回路の各サンプリング出力の状態を前記
   クロック信号の発生タイミングにて判定してこの判定結
   果に応じて前記サンプリング出力のいずれを選択するか
   を決定する判定回路とを有し、この選択出力を用いて前
   記同期信号に周期しかつ周期も同一の信号を発生する様
   にしたことを特徴とする同期回路。