JPS6192058A - タイムスロツト同期回路 - Google Patents
タイムスロツト同期回路Info
- Publication number
- JPS6192058A JPS6192058A JP59213217A JP21321784A JPS6192058A JP S6192058 A JPS6192058 A JP S6192058A JP 59213217 A JP59213217 A JP 59213217A JP 21321784 A JP21321784 A JP 21321784A JP S6192058 A JPS6192058 A JP S6192058A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- frame pulse
- output data
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004308 accommodation Effects 0.000 claims description 13
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はタイムスロット同期回路に関し、特にディジタ
ル交換機においてタイムスロットとチャンネル出力デー
タとの位相同期をとるためのタイムスロット同期回路に
関する。
ル交換機においてタイムスロットとチャンネル出力デー
タとの位相同期をとるためのタイムスロット同期回路に
関する。
１兄ゑ韮
ディジタル交換機においては、回線収容部から送出され
るチャンネル出力データとタイムスロットとの同期をと
る必要がある。
るチャンネル出力データとタイムスロットとの同期をと
る必要がある。
そこで、タイムスロット同期回路が必要となるが、回路
素子の伝搬遅延時間のばらつきがあるために、正確な同
期がとれないことがあり、これを補償しようとすると回
路構成が複雑化するという欠点がある。
素子の伝搬遅延時間のばらつきがあるために、正確な同
期がとれないことがあり、これを補償しようとすると回
路構成が複雑化するという欠点がある。
発明の目的
本発明の目的は極めて簡単な回路構成によってチャンネ
ル出力データをタイムスロット同期させΦヒとへ
る・及護目と１虞 本発明によるタイムスロット同期回路は、回線収容部か
ら送出される出力データと、同じくこの回線収容部から
送出されるフレームパルスとを位相同期せしめるタイム
スロット同期回路を対象としており、その特徴とすると
ころは、出力データを入力としこのデータをハイウェイ
クロックにより順次シフトせしめる第１のシフトレジス
タと、当該フレームパルスを入力としこのフレームパル
スをハイウェイクロックにより順次シフトせしめる第２
のシフトレジスタと、この第２のシフトレジスタの並列
出力を夫々フレームパルスによりラッチするラッチ手段
と、このラッチ手段の並列出力により第１のシフトレジ
スタの対応する並列出力を夫々ゲートするゲート手段と
を含み、このゲート出力からデータを導出するようにし
たことにある。
ル出力データをタイムスロット同期させΦヒとへ
る・及護目と１虞 本発明によるタイムスロット同期回路は、回線収容部か
ら送出される出力データと、同じくこの回線収容部から
送出されるフレームパルスとを位相同期せしめるタイム
スロット同期回路を対象としており、その特徴とすると
ころは、出力データを入力としこのデータをハイウェイ
クロックにより順次シフトせしめる第１のシフトレジス
タと、当該フレームパルスを入力としこのフレームパル
スをハイウェイクロックにより順次シフトせしめる第２
のシフトレジスタと、この第２のシフトレジスタの並列
出力を夫々フレームパルスによりラッチするラッチ手段
と、このラッチ手段の並列出力により第１のシフトレジ
スタの対応する並列出力を夫々ゲートするゲート手段と
を含み、このゲート出力からデータを導出するようにし
たことにある。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、回線収容
部１からのチャンネル出力データ（Ｄ）は８ビツトのシ
フトレジスタ２の入力となっており、またこの回線収容
部１へ供給されたフレームパルス（Ｂ）はこの回線収容
部１内における秤々の回路を経て再び回線収容部１から
フレームパルス（Ｃ）として送出される。この送出され
たフレームパルス（Ｃ）はシフトレジスタ３へ入力され
ている。２つのシフトレジスタ２及び３はハイウェイク
ロツタ（Ａ）によりシフト動作をなすようになっている
。
部１からのチャンネル出力データ（Ｄ）は８ビツトのシ
フトレジスタ２の入力となっており、またこの回線収容
部１へ供給されたフレームパルス（Ｂ）はこの回線収容
部１内における秤々の回路を経て再び回線収容部１から
フレームパルス（Ｃ）として送出される。この送出され
たフレームパルス（Ｃ）はシフトレジスタ３へ入力され
ている。２つのシフトレジスタ２及び３はハイウェイク
ロツタ（Ａ）によりシフト動作をなすようになっている
。
シフトレジスタ３の８ビツトの並列出力はフレームパル
ス（Ｃ）により定まるラッチタイミングによってラッチ
回路４へ夫々ラッチされる。この８ビツトの並列ラッチ
出力はゲート回路５のゲート信号となっており、シフト
レジスタ２の８ビツトの並列出力を夫々対応してゲート
する。このゲート出力（Ｆ）が出力段のラッチ回路６に
よってラッチされ、このラッチ出力がチャンネル出力デ
ータとなるのである。
ス（Ｃ）により定まるラッチタイミングによってラッチ
回路４へ夫々ラッチされる。この８ビツトの並列ラッチ
出力はゲート回路５のゲート信号となっており、シフト
レジスタ２の８ビツトの並列出力を夫々対応してゲート
する。このゲート出力（Ｆ）が出力段のラッチ回路６に
よってラッチされ、このラッチ出力がチャンネル出力デ
ータとなるのである。
第２図（Ａ）〜（Ｆ）は第１図のブロックの各部信号（
Ａ）〜（Ｆ）の波形図を夫々対応して示している。ここ
で、ディジタル交換機おける１タイムスロツトは８クロ
ックパルス周期で構成されているので、チャンネル出力
データの位相ずれを１タイムスロツトの区切りを示すフ
レームパルスで夫々ラッチして位相ずれのパターンでチ
ャンネル出力データにラッチをかけて、タイムスロット
にチャンネル出力データを同期させるようにしているも
のであり、以下第２図の動作波形を参照しつつ第１図の
ブロックの動作を述べる。
Ａ）〜（Ｆ）の波形図を夫々対応して示している。ここ
で、ディジタル交換機おける１タイムスロツトは８クロ
ックパルス周期で構成されているので、チャンネル出力
データの位相ずれを１タイムスロツトの区切りを示すフ
レームパルスで夫々ラッチして位相ずれのパターンでチ
ャンネル出力データにラッチをかけて、タイムスロット
にチャンネル出力データを同期させるようにしているも
のであり、以下第２図の動作波形を参照しつつ第１図の
ブロックの動作を述べる。
ハイウェイクロックと回線収容部１へ供給されるフレー
ムパルスとの位相関係は図の（Ａ）。
ムパルスとの位相関係は図の（Ａ）。
（Ｂ）に示すようになっており、フレームパルスはクロ
ックパルスの８周期が１周期となっており、これが１タ
イムスロツトを示す。回線収容部１を経たフレームパル
スはこの回線収容部１内で遅延して図（Ｃ）の如き位相
を有する。回線収容部１からのチャンネル出力データも
フレームパルスとほぼ同程度に遅れて図（Ｄ）の如くな
る。尚、図では簡単のためにフレームパルス（Ｃ）とチ
ャンネル出力データ（Ｄ）との位相が同期している様に
示されているが、実際には両者の位相関係はランダムで
あり、この両者の位相を同期させるのが本発明の目的と
なっているのである。
ックパルスの８周期が１周期となっており、これが１タ
イムスロツトを示す。回線収容部１を経たフレームパル
スはこの回線収容部１内で遅延して図（Ｃ）の如き位相
を有する。回線収容部１からのチャンネル出力データも
フレームパルスとほぼ同程度に遅れて図（Ｄ）の如くな
る。尚、図では簡単のためにフレームパルス（Ｃ）とチ
ャンネル出力データ（Ｄ）との位相が同期している様に
示されているが、実際には両者の位相関係はランダムで
あり、この両者の位相を同期させるのが本発明の目的と
なっているのである。
そこで、先ずクロックパルスａ□のタイミングによりフ
レームパルス（Ｃ）をシフトレジスタ３へ取込むとこの
シフトレジスタ３の出力は（Ｅ）に示すようになり、同
時にこのパルスａＯによりチャンネル出力データの最初
のＯビットもシフトレジスタ２に取込まれる。よって、
ゲート５の出力には同期ａ□のタイミングすなわちフレ
ームパルスに同期したタイミングで（Ｆ）の様にＯビッ
ト出力データが発生される。
レームパルス（Ｃ）をシフトレジスタ３へ取込むとこの
シフトレジスタ３の出力は（Ｅ）に示すようになり、同
時にこのパルスａＯによりチャンネル出力データの最初
のＯビットもシフトレジスタ２に取込まれる。よって、
ゲート５の出力には同期ａ□のタイミングすなわちフレ
ームパルスに同期したタイミングで（Ｆ）の様にＯビッ
ト出力データが発生される。
同様にして、第２のクロックパルスａ１のタイミングに
同期して次の１ビツトのデータがゲートされて出力され
る。以後同じ様にして７レームパルスａ２〜ａ７の各タ
イミングによって夫々２〜７ビツトのデータが順次ゲー
トされて出力されて、次段のラッチ回路６を介して出力
データとなる。
同期して次の１ビツトのデータがゲートされて出力され
る。以後同じ様にして７レームパルスａ２〜ａ７の各タ
イミングによって夫々２〜７ビツトのデータが順次ゲー
トされて出力されて、次段のラッチ回路６を介して出力
データとなる。
このようにして、チャンネル出力データはタイムスロッ
トと正確に同期して出力されることになるのである。
トと正確に同期して出力されることになるのである。
発明の効果
本発明によれば、実質的にハードウェア量としてはＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）回路を数
個使用するだけの簡単な構成でチャンネル出力データの
タイムスロット同期が正確に可能となる利点がある。
Ｌ（トランジスタ・トランジスタ・ロジック）回路を数
個使用するだけの簡単な構成でチャンネル出力データの
タイムスロット同期が正確に可能となる利点がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を示すタイミング波形図である。 主要部分の符号の説明 １・・・・・・回線収容部
のブロックの動作を示すタイミング波形図である。 主要部分の符号の説明 １・・・・・・回線収容部
Claims (1)
- 回線収容部から送出される出力データと、同じくこの回
線収容部から送出されるフレームパルスとを位相同期せ
しめるタイムスロット周期回路であつて、前記出力デー
タを入力としこのデータをハイウェイクロックにより順
次シフトせしめる第１のシフトレジスタと、前記フレー
ムパルスを入力としこのフレームパルスを前記ハイウェ
イクロックにより順次シフトせしめる第２のシフトレジ
スタと、この第２のシフトレジスタの並列出力を夫々前
記フレームパルスによりラッチするラッチ手段と、この
ラッチ手段の並列出力により前記第１のシフトレジスタ
の対応する並列出力を夫々ゲートするゲート手段とを含
み、このゲート出力からデータを導出するようにしたこ
とを特徴とするタイムスロット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213217A JPS6192058A (ja) | 1984-10-11 | 1984-10-11 | タイムスロツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213217A JPS6192058A (ja) | 1984-10-11 | 1984-10-11 | タイムスロツト同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6192058A true JPS6192058A (ja) | 1986-05-10 |
Family
ID=16635468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213217A Pending JPS6192058A (ja) | 1984-10-11 | 1984-10-11 | タイムスロツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192058A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329555A (en) * | 1976-09-01 | 1978-03-18 | Nippon Gakki Seizo Kk | Stabilized power source unit |
-
1984
- 1984-10-11 JP JP59213217A patent/JPS6192058A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329555A (en) * | 1976-09-01 | 1978-03-18 | Nippon Gakki Seizo Kk | Stabilized power source unit |
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