JPH01115332U - - Google Patents
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- Publication number
- JPH01115332U JPH01115332U JP1988009096U JP909688U JPH01115332U JP H01115332 U JPH01115332 U JP H01115332U JP 1988009096 U JP1988009096 U JP 1988009096U JP 909688 U JP909688 U JP 909688U JP H01115332 U JPH01115332 U JP H01115332U
- Authority
- JP
- Japan
- Prior art keywords
- output
- delay
- delay circuit
- adjustment device
- delay elements
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Pulse Circuits (AREA)
Description
第１図は、この考案の位相調整装置の一実施例
を示す回路構成図、第２図は、この考案の位相調
整装置の他の実施例を示す回路構成図、第３図は
、従来の位相調整装置の一例を示す回路構成図で
ある。 １１，２１……位相調整装置、１２……遅延素
子、１３……遅延回路、１４，２２……マルチプ
レクサ、１５……データセレクタ、１６……デイ
ジタルスイツチ。
を示す回路構成図、第２図は、この考案の位相調
整装置の他の実施例を示す回路構成図、第３図は
、従来の位相調整装置の一例を示す回路構成図で
ある。 １１，２１……位相調整装置、１２……遅延素
子、１３……遅延回路、１４，２２……マルチプ
レクサ、１５……データセレクタ、１６……デイ
ジタルスイツチ。
Claims (1)
- 遅延時間が固定された複数の遅延素子を縦続接
続して、位相調整対象である信号を多段遅延する
遅延回路と、この遅延回路を構成する任意の前記
遅延素子の出力を外部からの制御信号に応じて選
択的に出力するマルチプレクサとからなる位相調
整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988009096U JPH01115332U (ja) | 1988-01-27 | 1988-01-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988009096U JPH01115332U (ja) | 1988-01-27 | 1988-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01115332U true JPH01115332U (ja) | 1989-08-03 |
Family
ID=31215546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988009096U Pending JPH01115332U (ja) | 1988-01-27 | 1988-01-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01115332U (ja) |
-
1988
- 1988-01-27 JP JP1988009096U patent/JPH01115332U/ja active Pending