JPH01117023A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体基板上にパターンニングされた膜を阻
止膜として高濃度イオン注入により選択的に拡散層を形
成する半導体装置の製造方法に関するものである。

〈従来の技術・発明が解決しようとする問題点〉半導体
基板上にパターンニングされた膜を阻止−膜として高濃
度イオン注入する場合、阻止膜としては５ｉ０２膜等が
用いられている。しかし、これら阻止膜エツジに、高濃
度イオン注入によるアモルファス化された注入層の体積
が増加することにより生じると考えられる、基板面よシ
のもり上がりが見られ、そのため、阻止膜エツジにスト
レスがかかる。このため、阻止膜のエツジに結晶欠陥が
発生し、甚しい場合には、電気的リークがここよシ発生
し、デバイスとして機能しなくなる。

第２図に従来技術を示す。

半導体基板１上にイオン注入阻止膜２を形成しく（ａ）
→（ｂ））、高濃度イオン注入３を行う（（ｃ）　）。

第２図（ｄ）はイオン注入直後であＶ、同図に於いて、
４はイオン注入によりアモルファス化された領域、５は
阻止膜エツジでのアモルファス層のもり上がりである。

第２図（ｅ）はアニール後であシ、同図に於いて、６は
阻止膜エツジでの結晶欠陥である。

本発明は従来技術に於ける上記問題点を解決することを
目的とするものである。

〈問題点を解決するための手段〉 イオン注入後、阻止膜のエツチングを行うことにより、
そのエツジ位置を移動させ、基板のもシ上がり部分より
離す。その後、アニール処理を行う。

〈実施例〉 以下、第１図に示す本発明の一実施例に基づいて本発明
の詳細な説明する。

本実施例は、５ｉ０２サイドウオールを用いたＬＤＤ構
造のＭＯＳ）ランジスタの製造に於いて、本発明を実施
したものである。

まず、半導体基板１１上にトランジスタゲート電極１２
を形成する。次に、低濃度のイオン注入を行い、低濃度
イオン注入層１３を形成する（第１図（ａ））。次いで
、サイドウオール形成用の５ｉ０２膜１４を全面に堆積
する（第１図（ｂ））。そして、異方性の強いエツチン
グを行い、Ｓ　ｉｏ　２サイドウオール１５を形成する
（第１図（Ｃ）〕。その後、高濃度のイオン注入を行う
（第１図（ｄ））。第１図（ｄ）に於いて、１６は高濃
度イオン注入によりアモルファス化された領域、１７は
サイドウオールエツジでのアモルファス層のもシ上がり
である。従来技術では、この後、直ちにアニール工程に
進むが、その場合、第３図に示すように結晶欠陥１８が
発生する。これに対して、本発明は、イオン注入後、サ
イドウオール１５のエツチングを行い、そのエツジ位置
をもシ上がり部分からずらせた後に、アニール処理を行
う（第１図（ｅ））。このように、サイドウオール・エ
ツジを移動させた後にアニールを行うことにより、結晶
欠陥の発生が防止されるものである。

上記実施例は、５ｉ０２サイドウオールを用いたＬＤＤ
構造のＭＯＳ　）ランジスタの製造に於いて本発明を実
施したものであるが、本発明はこれ１才 に限定されるものでへないことは言うまでもない。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、半導体基
板上にパターンニングされた膜を阻止膜として高濃度イ
オン注入により選択的に拡散層をの効果は極めて大なる
ものである。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例を示す断面
図、第２図（ａ）乃至（ｅ）は従来技術を示す断面図、
第３図は従来技術の説明に供する断面図である。 符号の説明 １１：半導体基板、　１２：ゲート電極、　１３：低濃
度イオン注入層、　１４：５ｉ０２膜、１５：ＳｉＯ□
サイドウオール、　１６：高濃度イオン注入によりアモ
ルファス化された領域、１７：サイドウオール・エツジ
でのアモルファス層のもり上がり。

Claims (1)

【特許請求の範囲】
1. １、半導体基板上にパターンニングされた膜を阻止膜と
   して高濃度イオン注入により選択的に拡散層を形成する
   半導体装置の製造方法に於いて、イオン注入後、阻止膜
   のエッチングを行うことにより、そのエッジ位置を移動
   させ、その後、アニールを行うようにしたことを特徴と
   する、半導体装置の製造方法。