JPH02159041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02159041A JPH02159041A JP63314025A JP31402588A JPH02159041A JP H02159041 A JPH02159041 A JP H02159041A JP 63314025 A JP63314025 A JP 63314025A JP 31402588 A JP31402588 A JP 31402588A JP H02159041 A JPH02159041 A JP H02159041A
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- JP
- Japan
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- film
- insulating film
- forming
- gate
- substrate
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- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高性能な半導体装置の製造方法に関するもの
である。
である。
従来の技術
従来のＭＯ３型半導体装置のソース・ドレインの形成方
法では、第３図に示すように、半導体基板２１にフィー
ルド酸化膜２２．ゲート絶縁膜２３および多結晶硅素膜
などのゲート電極パターン２４を形成した後、低濃度不
純物拡散層を形成し、（同図（Ａ））、次に前記多結晶
硅素膜パターン側壁に絶縁膜２５を形成し、前記側壁絶
縁膜をマスクとして、前記半導体基板に高濃度不純物層
２６をイオン注入法により形成し、ソース・ドレインと
していた（同図（Ｂ）〉。
法では、第３図に示すように、半導体基板２１にフィー
ルド酸化膜２２．ゲート絶縁膜２３および多結晶硅素膜
などのゲート電極パターン２４を形成した後、低濃度不
純物拡散層を形成し、（同図（Ａ））、次に前記多結晶
硅素膜パターン側壁に絶縁膜２５を形成し、前記側壁絶
縁膜をマスクとして、前記半導体基板に高濃度不純物層
２６をイオン注入法により形成し、ソース・ドレインと
していた（同図（Ｂ）〉。
発明が解決しようとする課題
上記従来の方法では、高濃度イオン注入時に前記ゲート
電極パターンに電荷が蓄積され、基板との間に高電圧が
印加され、ゲート絶縁膜が破壊されるという問題があっ
た。
電極パターンに電荷が蓄積され、基板との間に高電圧が
印加され、ゲート絶縁膜が破壊されるという問題があっ
た。
課題を解決するための手段
本発明は、上記問題点を解決するため、ソース・ドレイ
ン上の絶縁膜厚を除去し、又はゲート絶縁膜厚より薄く
し、かつゲート絶縁膜上にも絶縁膜を形成した後、全面
に導電体膜を薄（形成し、高濃度不純物層をイオン注入
法により形成してソース・ドレイン層を形成するもので
ある。
ン上の絶縁膜厚を除去し、又はゲート絶縁膜厚より薄く
し、かつゲート絶縁膜上にも絶縁膜を形成した後、全面
に導電体膜を薄（形成し、高濃度不純物層をイオン注入
法により形成してソース・ドレイン層を形成するもので
ある。
作 用
本発明の方法によれば、高濃度不純物層形成時に生ずる
導電体膜の電荷を全てソース・ドレイン領域に直接、又
は、ソース・ドレイン領域上の薄い絶縁膜を介して、基
板にリークさせることができるため、従来例のようにゲ
ート絶縁膜を破壊させることがな（、高性能のＭＯ８型
電界効果型半導体装置を製造することができる。
導電体膜の電荷を全てソース・ドレイン領域に直接、又
は、ソース・ドレイン領域上の薄い絶縁膜を介して、基
板にリークさせることができるため、従来例のようにゲ
ート絶縁膜を破壊させることがな（、高性能のＭＯ８型
電界効果型半導体装置を製造することができる。
実 施 例
第１図に従って本発明の一実施例を説明する。
−導電型半導体基板１上に、選択的にフィールド酸化膜
２およびゲート酸化膜３を形成した後、全面にゲート電
極材料４、例えば不純物含有多結晶硅素膜を形成する。
２およびゲート酸化膜３を形成した後、全面にゲート電
極材料４、例えば不純物含有多結晶硅素膜を形成する。
次に、前記多結晶硅素膜４上に前記ゲート酸化膜より厚
い二酸・化硅素膜５を形成（同図（Ａ））した後、前記
多結晶硅素膜４および二酸化硅素膜５に所定のゲート電
極パターン６を形成し、前記半導体基板に低濃度不純物
層７を形成する（同図（Ｂ））。全面に絶縁膜を形成し
た後エッチバック法により前記ゲート電極パターン側壁
に前記絶縁膜８を形成する。このときエッチバック時間
を前記絶縁膜８の膜厚分食刻する時間より長（食刻し、
前記多結晶硅素膜４と側壁絶縁膜８以外に露出したゲー
ト酸化膜を薄（食刻する（同図（Ｃ））。あるいは全て
食刻し、半導体基板を露出する。次に全面に導電体膜９
、例えば不純物含有多結晶硅素膜を形成した後、高濃度
不純物を前記半導体基板にイオン注入し、高濃度ソース
・ドレイン層１０を形成する（同図（Ｄ））。次に前記
導体膜９をすべて除去したのち層間膜１１および金属配
線層１２を形成して半導体装置を形成する（同図（Ｅ）
）。
い二酸・化硅素膜５を形成（同図（Ａ））した後、前記
多結晶硅素膜４および二酸化硅素膜５に所定のゲート電
極パターン６を形成し、前記半導体基板に低濃度不純物
層７を形成する（同図（Ｂ））。全面に絶縁膜を形成し
た後エッチバック法により前記ゲート電極パターン側壁
に前記絶縁膜８を形成する。このときエッチバック時間
を前記絶縁膜８の膜厚分食刻する時間より長（食刻し、
前記多結晶硅素膜４と側壁絶縁膜８以外に露出したゲー
ト酸化膜を薄（食刻する（同図（Ｃ））。あるいは全て
食刻し、半導体基板を露出する。次に全面に導電体膜９
、例えば不純物含有多結晶硅素膜を形成した後、高濃度
不純物を前記半導体基板にイオン注入し、高濃度ソース
・ドレイン層１０を形成する（同図（Ｄ））。次に前記
導体膜９をすべて除去したのち層間膜１１および金属配
線層１２を形成して半導体装置を形成する（同図（Ｅ）
）。
なお、上記実施例でゲート電極側壁に絶縁膜を形成（第
１図（Ｃ））した後、ソース・ドレイン上のゲート酸化
膜１３をすべて除去した後、導電体膜９を形成して高濃
度ソース・ドレイン層を形成しても良い。このときは、
第２図に示すように、前記導体１摸をすべて除去せずに
選択的に残しておき、ソース・ドレインからの引出し配
線１４として用いても良い。
１図（Ｃ））した後、ソース・ドレイン上のゲート酸化
膜１３をすべて除去した後、導電体膜９を形成して高濃
度ソース・ドレイン層を形成しても良い。このときは、
第２図に示すように、前記導体１摸をすべて除去せずに
選択的に残しておき、ソース・ドレインからの引出し配
線１４として用いても良い。
発明の効果
本発明の方法によれば、ソース・ドレインの高濃度不純
物層形成時に全面に導電体膜を形成し、かつゲート酸化
膜より薄い酸化膜を介して、あるいは直接ソース・ドレ
イン領域の半導体基板に接しているため、イオン注入時
に表面に誘起される電荷はすべて、ソース・ドレイン領
域に流れ、ゲート酸化膜が破壊されることがな（、特性
の良好な半導体装置を形成することができる。
物層形成時に全面に導電体膜を形成し、かつゲート酸化
膜より薄い酸化膜を介して、あるいは直接ソース・ドレ
イン領域の半導体基板に接しているため、イオン注入時
に表面に誘起される電荷はすべて、ソース・ドレイン領
域に流れ、ゲート酸化膜が破壊されることがな（、特性
の良好な半導体装置を形成することができる。
第１図は本発明の一実施例を説明するための工程断面図
、第２図は本発明の他の実施例を説明す膜。 代理人の氏名 弁理士 粟野重孝 はか１名１・・・・
・・半導体基板、３・・・・・・ゲート絶縁膜、４・・
・・・・ゲート電極、５，８・・・・・・絶縁膜、９・
・・・・・導体第 図
、第２図は本発明の他の実施例を説明す膜。 代理人の氏名 弁理士 粟野重孝 はか１名１・・・・
・・半導体基板、３・・・・・・ゲート絶縁膜、４・・
・・・・ゲート電極、５，８・・・・・・絶縁膜、９・
・・・・・導体第 図
Claims (2)
- （１）ＭＯＳ型電界効果型半導体装置の製造工程におい
て、ゲート絶縁膜より薄い絶縁膜を介して半導体基板全
面に導体膜を形成する工程と、前記導体膜上から前記半
導体基板にイオン注入法により不純物を注入してソース
・ドレインを形成する工程と、前記導体膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）ＭＯＳ型電界効果型半導体装置の製造工程におい
てゲート電極と絶縁膜を介し、かつゲート領域以外で半
導体基板と接した導体膜を形成する工程と、導体膜を通
して半導体基板にイオン注入法により不純物を導入する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314025A JPH02159041A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314025A JPH02159041A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159041A true JPH02159041A (ja) | 1990-06-19 |
Family
ID=18048304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314025A Pending JPH02159041A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310731A (ja) * | 1990-12-21 | 1994-11-04 | Samsung Electron Co Ltd | 不揮発性半導体メモリセル及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202783A (en) * | 1981-06-05 | 1982-12-11 | Mitsubishi Electric Corp | Manufacture of insulated gate type field-effect transistor |
| JPS63114129A (ja) * | 1986-10-31 | 1988-05-19 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-12-13 JP JP63314025A patent/JPH02159041A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202783A (en) * | 1981-06-05 | 1982-12-11 | Mitsubishi Electric Corp | Manufacture of insulated gate type field-effect transistor |
| JPS63114129A (ja) * | 1986-10-31 | 1988-05-19 | Sony Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310731A (ja) * | 1990-12-21 | 1994-11-04 | Samsung Electron Co Ltd | 不揮発性半導体メモリセル及びその製造方法 |
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