JPH01117352A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分ＩＦ） この発明は、半導体集積回路、特にＣＭＯＳ等電源電流
を流さないモード設定の可能な回路ブロックを１チツプ
デバイスの一部に有する半導体集積回路に関するもので
ある。

（従来の技術） 半導体集積回路・（以下ｔＣと略す）には、第６図に示
すように、ＰＭＯＳトランジスタ１のソースとＮＭＯ８
ｌ−ランリスタ２のドレインを共通にして出力端子ＯＵ
Ｔに接続し、ＰＭＯＳトランジスタ１とＮＭ、Ｏ３）ラ
ンリスタ２の両ゲートを共通にして入力端子ＩＮに接続
し、ＰＭＯＳトランジスタ１のドレインを電源端子Ｔ１
に接続し、ＮＭＯＳトランジスタ２のソースを接地端子
Ｔ２に接続して接地するようにしたＣＭＯ８論理回路等
において、出力端子ＯＵＴを開放し、入力端子ｌＮ１ｅ
ｆｆ！源もしくは接地にすることにより、電源電流を流
さないモード設定が可能な回路がある。

また、第７図１ａ）に示すようなバイポーラインバータ
回路においては、入力端子ＩＮはダイオードＤ１を経て
トランジスタＱ１のベースに接続し、トランジスタＱ１
のコレクタ・ベース間に抵抗Ｒ１を挿入し、コレクタを
電源端子Ｔ１に接続し、エミッタは抵抗Ｒ２，Ｒ３を介
して接地端子Ｔ２に接続している。

抵抗Ｒ２とＲ３との接続点はトランジスタＱ２のベース
に接続してそのコレクタを抵抗Ｒ４を介して電源端子Ｔ
１に接続するとともに、出力端子ＯＵＴに接続し、エミ
ッタは接地端子Ｔ２に接続しており、入力端子ＩＮの信
号をトランジスタＱ１で増幅したトランジスタＱ２で反
転して出力端子ＯＵＴより出力を取り出すようにしてい
る。

第７図１ｂ＋は従来の定電流回路を示すもので、トラン
ジスタＱ３のベースとコレクタを接続して抵抗Ｒ５を介
して電源端子Ｔ１に接続するとともに、トランジスタＱ
４のベースに接続し、両トランジスタＱ３＃　Ｑ４のエ
ミッタを接地端子Ｔ２に接続し、トランジスタＱ４のコ
レクタを電源端子Ｔ３に接続、電源端子ＴＩ、　Ｔ３よ
り定電流】　を流すようにしている。

この第７図（ａ）のバイポーラインバータ回路や第７図
（ｂｌの定電流回路において、定常的もしくは論理状態
により、出力端子開放などの外部要因を除いた状態にお
いても電源電流が流れる。

０Ｍ０３回路においても、バイポーラ回路同様に、アナ
ログ回路も構成可能で、定電流回路、差動増幅回路など
の回路を用いれば、電Ｒ電流を流さないモード設定ので
きない回路もある。

まｔこ、Ａ／Ｄ変換回路などにおける抵抗ラダーによる
基準電圧発生回路も定常的に電流の流れる回路ブロック
の一つである。

このように種々な回路は、前記のような電源電流を流さ
ないモード設定が可能な回路と不可能な回路という２種
類の回路ブロックに分けられる。

従来、１チツプＩＣにおいて、電源電流を流さないモー
ド設定が可能な回路と不可能な回路とに分けて、それぞ
れに電源端子を設けていることはなく、第８図に示すご
と（、ＣＭＯ８回路部Ａとバイポーラ回路部Ｂとを１電
源端子Ｔ１，１接地端子Ｔ２を有する構造になっている
。

もちろん、回路構成上印加電圧の違いなどにより、多電
源端子、多接地端子のＩＣはあるが、前記のように電源
電流に着目して電源端子を設けていることはなかった。

一方、近年回路の１チツプ化が進むにつれ、アナログ回
路を含むデバイスが増し、さらに論理ブロックも微細化
、高１ｓ積化され１、ますます一つのＩＣに対する品質
、信頼性要求が高まってきている。

特に車載用、航空宇宙関連等、長寿命、高信頼性デバイ
スに関しては、ＩＣテストにおいていかに欠陥品を検出
し、不良と判定するかは重大な問題の一つである。　゛ わずかな欠陥が検出されず、製品となった場合、欠陥個
所による影響が時間とともに加速され、ＩＣの異常動作
、システムの異常を引き起こすことは周知の事実である
。

このため、高信頼性デバイスに対して、高温動作試験等
を行い、不良個所の加速を初期段階で実施し、ＩＣテス
トにより不良品検出をする。

（発明が解決しようとする問題点） しかしながら、前記構成のＩＣでは、ＣＭＯ３論理回路
ＩＣに代表されるスタティックＩＤＤＩＩＩ定が実施で
きないという問題点があった。

スタティックＩ［Ｄ測定とは、前記の電源電流を流さな
いことの可能なデバイスに対して適用できるＩＣのテス
ト方法の一つであり、電源電流が流れない状態を作り出
し、その時の電源電流を測定するものである。

もし、ＩＣ内の欠陥によりリーク経路が存在していると
、このスタティック１００３１定により不良ＩＣと判定
することができろ。このスタティックＩＤＤの測定はμ
Ａオーダの微少リーク電流も検出可能であり、ＩＣ製造
時のホトリソ欠陥、ウェハの欠陥、チップ保護膜の欠陥
等、様々な理由によるＩＣチップとしての不良検出が可
能であり、論理テスト、直流特性テスト、交流特性テス
トにおいては問題にならない（不良と判定され得るにい
たらない）レベルの欠陥をも検出可能な有効なテストで
ある。

しかし、このようなμＡオーダのリーク電流測定をする
には、前記従来の定常的に電源電流を流す回路を含むＩ
ｃ構成のデバイスにおいて、定常的に流れる電源電流に
その微少リーク電流が加算されているため、電源電流を
定常的に流さない回路部分のリーク電流の検出ができず
、ＩＣテストにおいて不良と判定できない。

これは初期的には、ＩＣ機能として問題のないデバイス
が内部のわずかな欠陥により、将来的に不良となる危険
性を有することを意味しており、使用方法、使用環境に
も依存するが、ＩＣの寿命短縮につながる重大な間Ｗｌ
（ある。

この発明は前記従来技術が持って行い問題点のうち、ｔ
Ｃ内欠陥による微少リーク電流の測定ができない点につ
いて解決した半導体［１回路を提供するものである。

（問題点を解決するための手段） この発明は半導体集積回路において、回路構成上電源電
流を流さないモード設定の可能な第１の回路ブロックと
、電源電流を流さないモード設定の不可能な第２の回路
ブロックのそれぞれにスタティックＩＤＤ測定を実施可
能とするように電源端子もしくは接地端子を設けろと共
に第１及び第２の回路ブロック間の電流の流れを阻止す
る電流オフモードを第１の回路ブロックに設定可能にし
たものである。

（作　　用） この発明によれば、以上のように半導体集積回路を構成
したので、スタティックＩＤＤ測定を行うときには、電
流オフモードにし、回路ブロックの電源端子に測定装置
を接続するとともにその回路ブロックの論理回路のオン
・オフのすべての組合せを設定して、その組合せ時の電
流を測定し、無欠陥時には電源電流の流れる経路がなく
、電源電流はほぼ０となり、かっこの論理回路のいずれ
が一つでもリーク経路を有する素子のある場合に、その
素子がアクティブ状態に設定されると電源端子に電流が
流れ、異常を検出する。

（実　施　例） 以下、この発明の半導体集積回路の実施例について図面
に基づき説明する。

第１図はこの発明の一実施例を示すプロ・ツク図であり
、電源端子Ｔｌｌば回路上Ｔｉ電源電流流さないモード
設定の可能な回路ブロックＡのＴｉ源端子であり、電源
端子Ｔ’１２は上記モード設定の不可能な回路ブロック
Ｂの電源端子を示す。接地端子Ｔ１３は回路ブロックＡ
、Ｂ共通の接地端子を示す。

このような構成にすることで、電源端子Ｔｌｌに電［１
定装置（図示せず）を接続することによゆ、回路ブロッ
クＡのスタティックＩＤＤの測定が可能になるものであ
る。第１図の構成の具体＠路側として第２図に示すよう
な回路ブロックＡとしてのＣＭＯ３論理回路部Ａ１と回
路ブロックＢ１としてのバイポーラ出力回路等、バイポ
ーラ回路部の混在したＩＣが考えられる。

ＣＭＯ８論理回路部Ａ１のスタティックＩＤＤ鯛定はそ
れぞれの内部ＭＯ８）−ランリスタのオン・オフのすべ
ての組合せを設定し、その組合せの時の電源電流を測定
する。

この場合、欠陥が存在しない限り、ＣＭＯ８論理回ｌｌ
ｌ１Ａｌ内に電源電流の流れる経路はありえないため、
電源電流はほぼ０に等しい。

しかし、ＣＭＯ３論理回路Ａ１の内部トランジスタの中
で、一つでもリークＭＦＲ１Ｉを有するものがある場合
は、そのトランジスタがアクティブ状態に設定されたと
き、電源端子Ｔｌｌに電流が流れ出し、異常を検出する
ことができる。

このテストはＣＭＯ３論理回路部Ａ１のみで構成されて
いるＩＣに関しては、何ら問題な〈実施できるが、前述
のように回路上電源電流の流れる経路をもつ回路が混在
しているＩＣにおいては、実施できないためこの発明を
適用することにより、測定可能とするものである。

また、第３図はこの発明の第２の実施例を示すブロック
図であり、この第３図の実施例では、上記回路ブロック
Ａ、Ｈに電源端子ＴＩ４が共通になっており、回路ブロ
ックＡ２回路ブロックＢの接地端子ば個別に接地端子Ｔ
１５　、７１８が設けられている。

さらに、第４図（よこの発明の第３の実施例のブロック
図であり、この第４図の場合には、回路ブロックＡ２回
路ブロックＢはそれぞれ電源端子Ｔｌｌ　。

Ｔ１２が接続され、接地端子Ｔ１５　、　Ｔ１６もそれ
ぞれ個別に接続されている。

この第３図、第４図の実施例の場合と同様に回路ブロッ
クＡの欠陥を検出することができる。

次に、上記回路ブロックＡとしてＣＭＯＳディジタル部
Ａ１と回路ブロックＢとしてバイポーラ部Ｂ１との各回
路ブロックＡ、Ｂ間のインターフェース例を第５図に示
す。考え方としてはデジタル論理回路ブロックＡ１と回
路ブロックＢの接点において電流を流さない状態設定が
できればよい。

第５図（ａ）のように、２人力ＡＮＤゲート１１〜１３
を利用し、その各第１入力端にディジタル回路よりの出
力を入力し、アンドゲート１１〜１３の第２入力端に制
御端子Ｔ１７から制御信号を入力して論理積をとること
により、制御端子Ｔ１７によりＣＭＯＳディジタル部Ａ
１からの電流の流出・流入を防ぐことが可能となる。

この第５図価）の例では、回路ブロックＢ中のＮＰＮ）
−ランリスタＱｌｌ、　Ｃ１２のペースを接地レベルに
、ＰＮＰトランジスリス１３のペースを電源レベルに制
御することにより実・現している。

また、第５図（ｂ）に示すように、ＣＭＯＳディジタル
部Ａ１の出力にトランスファーゲート１４　、１５を設
け、このトランスファーゲート１４，１５をそれぞれＡ
ＮＤゲート１６、ノット回路１７を通してＣＭ６Ｓディ
ジタル部Ａｌ内のディジタル回路よりの出力によりオフ
状態に設定することにより、バイポーラ回路部Ｂ１のＮ
ＰＮ　）ランリスタＱｌｌ、Ｑ１２のペースを接地レベ
ルとして、回路ブロックＡ、Ｂ間の電流の流出・流入を
防ぐことも可能である。

さらに、回路ブ四ツクＢからの出力を回路ブロックＡに
伝達する場合は、第５図（Ｃ１のように、ＭＯＳゲート
には電流が流れないため、電源端子Ｔｌｌの電源電流は
流れず問題なく実現できる。

（発明の効果） 以上詳細に説明したように、この発明によれば、回路構
成上電源電流を流さないモード設定の可能な第１の回路
ブロックとこのモード設定の不可能な第２の回路ブロッ
クのそれぞれに電源電流を測定することができろように
回路パターンを接続可能にして電源端子同士及び接地端
子同士の少なくとも一方を個別にして且つ隼１及び第２
の回路ブロック間を電流オフモードにして電、ｆｉｊＩ
電流の有無により、リーク経路の有無を判定するように
したので、回路上電源電流を流さないモード設定の可能
な第１の回路ブロックとこのモード設定の不可能な第２
の回路ブロックが一つのＩＣ内に混在している場合にお
いても、第１の回路ブロックのスタティックＩＤＤの測
定が可能となる。

これにともない、ウニ八自体の欠陥、ＫＣ！ｌｔ造工程
内で発生する欠陥等による異常、それも論理テスト、直
流特性テスト、交流特性テストにおいて検出できないレ
ベルの異常をも、μへオーダの電源電流測定により検出
でき、量産されるＩＣに適用し、前記テストを実施して
不良ＩＣを除くことにより、製品品質の向上、信頼性の
向上が期待出来るものである。

また、ＩＣテストにより不良品を検出する際にスタティ
ックＩＤＤは特に有効なテストデータとして使われ、デ
バイスのわずかな変化、変動をも検出できろすぐれたパ
ラメータの一つになっており、この発明は高信頼性デバ
イスを得るためのＩＣテストに適用して上述のごとき不
良１ｃを除くことに特に効果が期待出来るものである。

【図面の簡単な説明】

第１図はこの発明の半導体ｓ１！回路の一実施例のブロ
ック図、第２図は同上実施例の各回路ブロック内をＣＭ
Ｏ３回路部とバイポーラ回路部とした場合のブロック図
、第３図および第４図はそれぞれこの発明の他の実施例
を示すブロック図、第５図（ａ）ないし第５図（０）は
それぞれこの発明の半導体集積回路の各回路ブロック間
インターフェースの回路例を示す回路図、第６図は従来
のＣＭＯＳインバータ回路を示す回路図、第７図（ａｌ
は従来のバイポーラインバータ回路を示す回路図、第７
図（ｂ）は従来の定電流回路を示す回路図、第８図は従
来の半導体集積回路の各回路ブロック内をＣＭＯＳ回路
部とバイポーラ回路部とした場合のブロック図である。 Ａ・・・回路上電源電流を流さないモード設定可能な回
路ブロック、Ｂ・・・回路上電源電流を流さないモード
設定の不可能な回路ブロック、ＡＩ・・・ＣＭ　ＯＳ回
路部、Ｂ１・・・バイポーラ回路部、Ｔｌｌ　、　Ｔ１
２　、　ＴＩ４・・・電源端子、Ｔ１３　、　Ｔ１５　
、　ＴｌＢ・・・接地端子。 ｉ（≧萌のオＩ９ε）に邑例ａ＋ｒＣｎフｂツク図第１
図 ｏｕｒ：出力謀５ ネＪト朗のオｆの寅か按印ＪｎＩｃｔｎ足本介ｊ−ブｂ
ツク図第２図 ）Ｖ巳 ≦ ＼

Claims (1)

1. 【特許請求の範囲】 　回路構成上電源電流を流さないモード設定の可能な第
   １の回路ブロックと回路構成上電源電流を流さないモー
   ド設定の不可能な第２の回路ブロックが混在する半導体
   集積回路において、 上記第１及び第２の回路ブロックの電源端子同士及び接
   地端子同士の少なくとも一方を個別にし、上記第１及び
   第２の回路ブロック間の電流の流れを阻止する電流オフ
   モードが設定可能な回路パターンを設けた事を特徴とす
   る半導体集積回路。