JPH01117522A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ａ／Ｄ変換回路に関し、特に容量による電荷
再配分を用いたＡ／Ｄ変換回路に間する。

［従来の技術］ Ａ／Ｄ変換回路は、アナログ信号とディジタル信号を結
ぶインターフェースとして重要であり、近年高精度のＡ
／Ｄ変換回路が開発されてきている。モノリシック集積
回路においては、抵抗素子と容量素子では、後者の方が
前者よりも非精度が取りやすいという事から、高精度の
Ａ／Ｄ変換回路では、容量素子が用いられるようになっ
てきている。

第３図に容量素子を用いたＡ／Ｄ変換回路の一例として
、容量アレイによる電荷再配分型の局部Ｄ／Ａ変換回路
を持つ逐次比較型Ａ／Ｄ変換回路の等価回路図を示す。

（第３図は４ビツトの場合である。） ［発明が解決しようとする問題点コ 上述した容量プレイによる電荷再配分型の局部Ｄ／Ａ変
換回路を持つ逐次比較型Ａ／Ｄ変換回路は、電荷の充・
放電による電荷再配分をくり返し、ＭＳＢから順番にＬ
ＳＢ迄を決めていくのでＭビットのものでは、Ｍ回の電
荷再配分を行わなければならない。

従ってビット数が大きくなる程、１回のＡ／Ｄ変換に要
する時間は長くなる。一方、１回の電荷再配分に要する
時間は、電荷の充・放電を用いているので短くすること
が難しく、変換速度の高速化が難しいという欠点を有し
ている。

［発明の従来技術に対する相違点コ 上述した容量アレイによる電荷再配分型の局部Ｄ／Ａ変
換回路を持つ逐次比較型Ａ／Ｄ変換回路においては、Ｍ
ＳＢ〜ＬＳＢを決める迄にＭビットのものでは、Ｍ回の
電荷再配分を必要とするのに対し、本発明はその容量値
が重み付けされた複数の容量対による１回の電荷再配分
でもって、全ビットを決めるという相違点を有する。

［問題点を解決するための手段］ 本発明のＡ／Ｄ変換回路は、一方の電極が共通接続され
、その容量値が重み付けされた容量対と、該容量対の共
通接続された電極側の電位と、基準電位との大小関係を
判定するコンパレータを１組とし、その（２’−１）組
とコンパレータの出力を受けるデコード回路及び容量対
につながるスイッチ群と該スイッチ群の制御回路を有し
ている。

［実施例］ 爽旅■ユ 次に本発明について図面を参照して説明する。

４ビツトの場合を例に取って説明するが、他のビット数
のものについても同様である。第１図は本発明の第１実
施例の等価回路図である。

０１〜Ｃ３０は、その容量値が重み付けされた容量で、
単位容量をＣとして ０２に一１＝　（１６−に／８）ＸＣ Ｃ２に：　（Ｋ／８）ＸＣ（但し　Ｋ＝１〜１５）の容
量値を持ち（Ｃ２に−１＋　　Ｃ２Ｋ）で１つの容量対
を作っている。

Ａ１−Ａ１５はコンパレータで、各々の反転入力端子は
接地され、またコンパレータＡにの非反転入力端子は容
量対（Ｃ２に−Ｉｔ　　Ｃ２Ｋ）の共通電極側につなが
っており、この点の電位（以後Ｖにと記す。

）の正負の判定を行う。　（但しに＝１〜１５）コンパ
レータＡ１〜Ａ１５の出力はデコード回路１につながっ
ている。８１〜Ｓ１７はスイッチで、制御回路（図から
省略しである）によりオン。

オフする。（スイッチの制御線も図から省略しである）
以下、実際のＡ／Ｄ変換の動作に沿って説明する。

先ずスイッチＳ１６がアナログ信号人力（以後Ｖ　ｉ　
ＩＩと記す。）に接続され、スイッチＳ１７もＶｉ、に
接続される。スイッチＳｌ〜Ｓ１５はオンし、各容量対
の共通電極側は接地される。

この時０１〜Ｃ３０にＶ、がサンプリングされ、最終的
にＶ　ｉ　ｍに比例した電化が蓄えられる。各容量対の
合成容量は等しく２Ｃであるから、各容量対の共通電極
側に蓄えられる電荷Ｑは等しくＱ＝−２ＣＶ＋、・φ・
φ・φ争・・・（１）である。次にスイッチ８１〜５１
５はオフし、Ｓ１６．５１７はＶ　ｉ　ｍから基準電位
１（以後Ｖ　ｒｅｆｔと記す。）に接続が切り替わる。

各容量対に蓄えられた電荷Ｑは再びサンプリングがなさ
れるまで保持される。

そして、スイッチＳ１７がＶ、。「１から基準電位２（
以後Ｖ、。ｆ２と記す。）に接続が切り替わり電荷再配
分が行われる。

容量対（Ｃ２に、　　Ｃ２に−１）において再配分され
た容量０２に−１の電荷をＱＫ’、Ｃ２にの電荷をＱＫ
’”とすれば ＱＫ’　＝　（１６−に／８）ＸＣ（ＶＫ−Ｖｒｅｒ２
）・・・・・・・・・・・・・・・・（２）ＱＫ”＝　
（Ｋ／８）ＸＣ（Ｖｂ−ＶｒｅＮ）６　＠　＠・・・・
・・・・・・・・・・・・（３）各容量対に蓄えられた
電化は保存されるからＱ＝Ｑ　Ｋ　’　＋ｑ　Ｋ＊ｔ ：２ＣＶＫ　−（Ｋ／８）　Ｃ（Ｖｒｅｒ＋−Ｖｒｅｒ
２）−２ＣＶｒ＊ｒ２ ＝−２ＣＶ＋＋＊”　−−−−−−−（４）−’、　Ｖ
　Ｋ　＝　−Ｖ　＋　＠　＋　Ｖ　ｒ　ｅ　ｒ　２　＋
　（Ｋ　／　１６　）　　（Ｖ　ｒ　ｅ　ｒ　＋　−Ｖ
　ｒ　＊　ｆ　２　）　　φ　・　・　・　・　・　・
　・　―　・　（５）（ただしに＝１〜１５） Ｖ　ｉａは、Ｖｒｅｒ２〜Ｖｒｅｒ２＋　（１／　１６
）　　（Ｖ、。

ｒｔ−Ｖｒｅｒ２）　、　　Ｖｒｓｆ２＋　（１／　１
６）　　（Ｖｒｓｒｔ−Ｖ　ｒ　＠　ｒ　２　）〜Ｖｒ
ｅｒ２＋　（２／　１８）　　（Ｖｒｅｒ＋−Ｖｒ＊ｒ
）　、　　・・・Ｖｒａｔ２＋　（１５／　１６）　　
（Ｖｒｅｒ＋−Ｖ　ｒ　ｅ　ｆ　２　）〜ｖ０「１のい
ずれかの間に入るはずであるから、Ｖにの正負をコンパ
レータで判定して、その出力をデコード回路に入れ、デ
コードを行えばＶｉ、ｔ−Ａ／Ｄ変換したコードが得ら
れ、１回のＡ／Ｄ変換が終了する。尚、本実施例では、
その変換特性が直線的であるように容量の重み付けがな
されているが、容量値の重み付けを適宜選ぶ事により、
非直線的な変換特性を持たす事も可能である。

［亥１■吐λ］ 第２図は本発明の第２実施例の等価回路図である。Ｃ１
〜Ｃ３０は容量で前述の第１実施例と同じ容量値の重み
付けがされ、容量対を作っている。

Ａ１−Ａ１５はコンパレータで容量対の共通電極側につ
ながる非反転入力端子の電位と反転入力端子の電位の大
小関係の反転を行う。

尚、以後コンパレータＡＫの非反転入力端子の電位をＶ
Ｋと記す（但しに＝１〜１５）コンパレータＡ１〜Ａ１
５の反転入力端子はスイッチ８１８の切り替えにより接
地あるいは、基準電位１（以後ｖ１゜「１と記し、Ｖｒ
ｅｒｌ＞Ｏとする。）に接続される。Ｓ１〜５１７はス
イッチで前述の実施例と同様な動作を制御回路（図から
省略しである）により行う。また本実施例では、基準電
位２（以後Ｖ、。ｒ２）は接地されている。以下、実際
のＡ／Ｄ変換の動作に沿って説明する。

先ず、前述の実施例とまったく同じ動作でもってスイッ
チＳ１〜５１７によりＣ１〜Ｃ３０からなる容量対にア
ナログ信号入力（以下■１．と記す。

）がサンプリングされ、Ｖ　ｉ　ｍに比例した電荷が蓄
えられる。

各容量対に蓄えられる全電荷Ｑは、各容量対の合成容量
が２０であるから Ｑ＝−２ＣＶｉ、・・・・　・・・Φ・・φ・　（６）
である。そして、コンパレータＡ１〜Ａ１５の反転入力
端子が接地される様スイッチ５１８が接続される。次に
スイッチＳ１〜Ｓ１５はオフし、まタスイッチＳ１６．
Ｓ１７はＶ　ｉａ側からＶｒｅｒ２（＝接地）側に接続
が切り替えられる。０１〜Ｃ３０からなる容量対に蓄え
られる電荷は再びサンプリングが行われるまで保持され
る。

この時コンパレータＡ１〜Ａ１５の非反転入力端子の電
位は、 Ｖｋ＝−Ｖｔ−（但しに＝１〜１５）−”　　（７）で
あるので、コンパレータの出力によりＶ　ｉ　ｗｒの正
負を判定する事ができる。

もし、■、〉０と判定されればスイッチ５１７の接続が
Ｖ、。ｒ２（接地）側からＶ、。ｒｔ側に切り替わり、
電荷再配分を行い、Ａ／Ｄ変換が行われる。

また、もしＶ；。く０と判定されれば、スイッチＳ１８
が切り替わり、コンパレータＡ１−Ａ１５０反転入力端
子は、■、。ｔｌに接続される。

その後、スイッチＳ１７の接続がＶ　ｒ　ｅ　ｒ　２側
からＶｒｍｔｓ側に切り替えられ電荷再配分が行われる
。

電荷再配分が行われた後コンパレータＡｋの非反転入力
端子の電位Ｖｋは、 Ｖｋ＝−ｖ、、＋　（１６−に／１６）ＸＶｒ＊ｒ＋　
６６・・・・・・・・・・・・・・・・（８）（但しに
＝１〜１５）である。

コンパレータＡｋは（８）式で表される電位Ｖ。

と、基準電位ＩＶ、。ｆｌとの大小関係を判定する。　
　　・したがってコンパレータＡｋは、 ■＋−Ｖｒｅｒ＋＝−Ｖ＋ｎ＋　（１８−に／１６）Ｘ
Ｖ　ｒｅｆｌ　−Ｌｅｆｔ ＝−Ｖ；、＋　（−に／１６ＸＶｒ＊ｒ＋）・・・・・
・・・・・・・・・・・・・・・　（９）の判定を行う
ことになる。ｖｌｎは、０〜１／１６Ｖｒ−ｒｔ、　　
−１／　１６Ｖ−ｒ＋〜−２／１６Ｖ−ｒｔ。

・・・−１５／　１６Ｖｒｅｒ＋〜Ｖｒｓｒ＋（７）い
ずれかの間に入るはずであるから、コンパレータによっ
て（９）式の正負を判定して、その出力をデコードすれ
ばｖ＋ｎ”−Ｉ　ＶｉｎｌをＡ／Ｄ変換することができ
る。

本実施例では、電荷再配分を開始する前にアナログ信号
人力Ｖ　ｉ　ｎの正負を判定し、その結果によりコンパ
レータの判定の基準電位を決め、その後で電荷再配分に
よるＡ／Ｄ変換を開始しているので１つの基準電位Ｖ、
。ｒｌだけでもって、−Ｖｒ＊ｔ１〜Ｖ、。「１間の両
極性のアナログ信号人力Ｖ　＋　ｎのＡ／Ｄ変換を行う
ことが出来るという利点がある。

［発明の効果］ 以上説明したように、本発明は一方の電極が共通接続さ
れ、その容量値が重み付けされた容量対と、該容量対の
共通接続された電極側の電位と基準電位との大小関係を
判定するコンパレータを１組とし、ビット数をＭとして
その（２Ｍ−１）組と、コンパレータの出力を受けるデ
コード回路及び容量対につながるスイッチ群と該スイッ
チ群の制御回路を有することにより、高速で高精度のＡ
／Ｄ変換回路を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の等価回路図、第２図は本
発明の第２実施例の等価回路図、第３図は従来の電荷再
配分型の局部Ｄ／Ａ変換回路をもつ逐次比較型のＡ、／
Ｄ変換回路の等価回路図。 Ｃ１〜Ｃ３０，Ｃｌ０Ｉ〜ＣｌＯ３・・・容量、Ａ１〜
Ａ１５．Ａｌ０Ｉ・・・・コンパレータ、８１〜Ｓ１７
，５ＩＯＩ〜５１０７・・スイッチ、■、。ｔｌ・・・
・・・・・・基準電位１、Ｖｌ。ｔ２・・・・・・・・
・基準電位２、Ｖ　＋　ｎ・・・・・・・・・・アナロ
グ信号入力、１・・・・・・・・・・・デコード回路、
１０・・・・・・逐次比較レジスタ及び制御回路。 特許出願人　　日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 一方の電極が共通接続され、その容量値が重み付けされ
   た容量対と、 該容量対の共通接続された電極側の電位と基準電位との
   大小関係を判定するコンパレータを１組とし、その（２
   ＾Ｍ−１）組とコンパレータの出力を受けるデコード回
   路及び容量対につながるスイッチ群と、 該スイッチ群の制御回路を有する電荷再配分を用いたＭ
   ビット並列比較型Ａ／Ｄ変換回路。