JPH01119051A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に関し、特に出力回路の同時
動作によるノイズ対策に間するものであ［従来の技術お
よびその問題点コ 半導体集積回路において主なノイズ発生源は外部とのイ
ンタフェースをとる出力回路部であり、出力回路部で発
生したノイズが論理振幅の小さい内部回路に影響し誤動
作の原因になる。このため従来から電源に関して出力系
と内部系を分離して布線し、内部系へのノイズが極力抑
えられるような工夫がなされてきた。

一方出力系のノイズは特に同時動作する複数の出力回路
が存在する場合に大きく、同時動作によって発生したノ
イズは他の出力回路の誤動作を招くため例えばゲートア
レイ方式集積回路においては、ユーザの回路仕様に対し
て出力回路の同時動作制限を設けざるを得なくなってい
る。出力回路の同時動作によるノイズについて第６図に
測定例を示す。第２図は測定に用いた集積回路の出力回
路図であり、Ｒ１−Ｒ５は抵抗、Ｑ１〜Ｑ４はショット
キ・クランプ付ＮＰＮ）ランジスタ、Ｑ５はＮＰＮ）ラ
ンジスタを表し、これらによってＴＴＬ　（Ｔｒａｎｓ
ｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ−Ｌｏｇｉｃ）回路
を構成している。ＣＬは外部負荷である。第６図は第２
図ＴＴＬ回路を複数個同時に動作とさせたときの出力電
位の時間変化である。第６図には電源電流と接地電流の
時間変化もあわせて示している。出力がＬｏｗからＨｌ
ｇｈへ変化するとき第２図ａ回路において電流は、主に
電源からＲ４〜Ｑ５のパスを通って外部負荷Ｃ２を充電
する。この時半導体内及びパッケージの寄生したインダ
クタンス成分り等によって電源電流は揺動され、これに
よる電源電位の変動は共通の電源に連なる出力回路の高
レベルノイズマージンを低下させることになる。電源電
流の揺動は相互インダクタンス等によって接地電位の変
動をも生ぜしめ同時動作とは無間係の出力回路あるいは
近接の内部回路の低レベルノイズマージンを低下させる
。出力が高レベルから低レベルへ変化するときは負荷Ｃ
ＬからＱ４へ電流が流れるが、上述と同様の現象によっ
て回路の誤動作の原因となる。

電源あるいは接地電位の自己ないしは相互インダクタン
ス成分りによる電位変動△Ｖは、１出力回路あたりの電
流の時間変化ｄ　Ｉ／ｄ　ｔと出力同時動作数ｎによっ
て ΔｖｃＣＬｎｄ■／ｄｔ・・φ・・・・（１）で表され
る。集積回路の高速化は時間成分ｄｔの縮小を意味し、
バイポーラトランジスタの高ＪＴ化ＭＯ５）ランジスタ
のゲート長縮小によるｇｍ化等の高性能化はｄｌ成分の
増大を意味するものであるから（１）式のｄＩ／ｄｔ成
分は、ますます大きくなる傾向にあり一方において電源
配線のレイアウトの工夫、パッケージの改良によるイン
ダクタンス成分りの縮小を計りつつあるが現状において
は同時動作出力数ｎにかなりきびしい制限を加えなけれ
ばならない状況にある。

このため電源あるいは接地の端子を増やして電位の安定
化を計ることが多いが、このために信号用の端子が不足
するという不都合が生じる場合も少なくない。

［発明の従来技術に対する相違点コ 上述した従来の出力回路の同時動作によるノイズ対策に
対して本発明は回路の面からこれを解決しようとするも
のである。

［問題点を解決するための手段］ 本発明の半導体集積回路は、同時動作する出力回路のタ
イミングを微調整するべく各々の出力回路の回路定数を
変えることを特徴としている。

［実施例コ Ｘ立皿ユ 第１図（ａ）は本発明の第１実施例を示す回路図である
。第２図の例と同様のＴＴＬ回路であるが、位相分割段
トランジスタＱ２のベース部に直列に抵抗Ｒ６を挿入し
ているのが特徴である。同時動作する出力回路各々にＲ
６＝Ｏ〜１００Ωの抵抗を抵抗値を変えて用いることに
よって、同時動作のタイミングに関してＲ６による時定
数の遅れΔｔが出力相互に生じ、相対的に（１）式のｎ
ｄＩ／ｄｔ成分の減少を計っている。出力電位及び電流
の時間変化を第１図（ｂ）に示す。第１図（ｂ）におい
て通常の遅延ｔとＲ６による遅れΔｔの和が回路の要求
遅延ｔｐｄ以下であることが必要であるがｄ　Ｉ／ｄ　
ｔの緩和に対して必要なΔｔはｔｒ、ｔｆ程度でよく、
通常同時動作とて要求されるｔｐｄに対しては間−のな
い遅れである。

夾立皿ス 本発明の第２の実施例は、第２図に示した回路において
抵抗Ｒ１，Ｒ２を同時動作する出力相互で変えることに
よってｄＩ／ｄｔ成分を減少させたものである。第３図
に出力電位の時間変化を示す。第３図においてＡは内部
からの入力電位、Ｂは第２図の回路の出力電位、ＣはＢ
においてＲ１゜Ｒ２を大きくした場合を示している。Ｒ
１，Ｒ２は出力回路の遅延のみならず立ち上がり、たち
下がり時間にも影響するためｄｌ／ｄｔに対してより一
層の減少効果をもたらす。このため動作周波数に制限を
もたらすという逆効果が生じるが、比較的低い周波数で
、多数の出力を同時に動作させる回路を実現するのに効
果が大きい。

なお、第１．第２実施例における抵抗値の変更は、Ｐ形
拡散抵抗ないしはポリシリコン抵抗のコンタクト位置の
変更によって容易に実現される。

本発明をＣＭＯ５回路に適用した第３実施例を第４図に
示す。第３実施例はインバータ２段を直列につないだＣ
ＭＯＳの出力回路である。ＭＰ　１゜ＭＰ２はＰ形、Ｍ
Ｎｌ、ＭＮ２はＮ形（７）ＭＯＳ）ランジスタである。

ＭＰ２．ＭＮ２は外部負荷ＣＬを駆動するためゲート幅
を非常に大きく設計する必要がある。このためＭＰ２．
ＭＮ２のゲート容量は非常に大きく、内部のＣＭＯ５回
路から直接駆動することができず、内部回路に用いるＭ
ＯＳトランジスタとＭＰ２．ＭＮ２の中間的なゲート幅
をもつＭＰＩ、ＭＮＩで構成されるプリバッファが設置
されるのが一般的で°ある。本実施例においては、プリ
バッファに用いられるＭＯＳ）ランジスタのｇｍ（相互
コンダクタンス）を同時動作出力相互に変化させ、出力
のタイミングを変えることによって同時動作許容数の緩
和を計った。

ＭＯＳ）ランジスタのｇｍの変更はゲート幅を変化させ
ることによって容易に実現される。

次に本発明をゲートアレイ方式集積回路に適用する側を
示す。ゲートアレイ方式集積回路は予め下地行程をつく
りこんだ半導体基板を用意しておき、上地行程によって
種々の回路を実現するものであるが、第１．第２実施例
はコンタクト行程吹降を上地行程にすることによってそ
のままゲートアレイ方式に適用できる。

実施例３を適用する場合ゲート幅の変更はＭＯＳ領域を
規定する選択酸化行程以降を上地行程とする必要があり
短納期を特徴とするゲートアレイ方式にとって上地行程
が長すぎて現実性がない。

しかしながら、ＭＯＳ）ランジスタのｇｍがソース・ド
レイン領域のコンタクトの開は方に大きく依存する性質
を利用し、同時動作する出力回路相互で、第５図（ａ）
（ｂ）（ｃ）に示すコンタクト開孔法を使い分けること
によってゲートアレイ方式集積回路においても適用可能
となる。

［発明の効果コ 以上説明したように、本発明は同時動作する複数の出力
回路の回路定数を相互に変え、同時動作のタイミングを
微調整することによって、同時動作によって発生するノ
イズを低減し、回路誤動作を防ぐ効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示すＴＴＬ出力
回路の回路図、第１図（ｂ）はその動作を説明するタイ
ムチャート、第２図は従来のＴＴＬ回路の回路図、第３
図は第２図の回路に本発明を適用した場合の第２の実施
例の動作を示すタイムチャート図、第４図は本発明の第
３の適用対象であるＣＭＯ３出力回路の回路図、第５図
（ａ）（ｂ）（ｃ）は本発明をＣＭＯＳゲートアレイに
適用した場合に具体的に本発明を実現する方法を説明す
るためのＭＯＳ）ランジスタの平面図、第６図は出力同
時動作の際のノイズの測定例を示すグラフである。 Ｒ１〜Ｒ６Φ・φ・Φ・抵抗、 Ｑ１〜Ｑ４・・・・・・ショットキクランプ付ＮＰＮ）
ランジスタ、 Ｑ５・・・・・・◆・・ＮＰＮ）ランジスタ、ＣＬ・・
・・・・・・・外部負荷、 ＭＰＩ、ＭＰ２・・・・Ｐ形ＭＯ９）ランジスタ、ＭＮ
Ｉ、ＭＮ２争・・・Ｎ形ＭＯ５）ランジスタ。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 累１図（ａ） 第２図 第４図 第５図 コロ図

Claims (2)

【特許請求の範囲】
1. （１）同一基板状の複数の出力回路を同時に動作させて
   用いる半導体集積回路において、各出力回路の回路定数
   を変えて同時動作のタイミングを微調整することを特徴
   とする半導体集積回路。
2. （２）上記半導体集積回路はゲートアレイ方式であって
   あらかじめ下地行程において同時動作タイミング調整用
   の回路素子を用意し、回路に応じて前記回路素子を上地
   行程によって使い分ける特許請求の範囲第１項記載の半
   導体集積回路。