JPH0744259B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に関し、特に出力回路の同時
動作によるノイズ対策に関するものである。

［従来の技術およびその問題点］ 半導体集積回路において主なノイズ発生源は外部とのイ
ンタフェースをとる出力回路部であり、出力回路部で発
生したノイズが論理振幅の小さい内部回路に影響し誤動
作の原因になる。このため従来から電源に関して出力系
と内部系を分離して布線し、内部系へのノイズが極力抑
えられるような工夫がなされてきた。

一方出力系のノイズは特に同時動作する複数の出力回路
が存在する場合に大きく、同時動作によって発生したノ
イズは他の出力回路の誤動作を招くため例えばゲートア
レイ方式集積回路においては、ユーザの回路仕様に対し
て出力回路の同時動作制限を設けざるを得なくなってい
る。出力回路の同時動作によるノイズについて第６図に
測定例を示す。第２図は測定に用いた集積回路の出力回
路図であり、R1〜R5は抵抗、Q1〜Q4はシヨツトキ・クラ
ンプ付NPNトランジスタ、Q5はNPNトランジスタを表し、
これらによってTTL（Transistor−Transistor−Logic）
回路を構成している。CLは外部負荷である。第６図は第
２図TTL回路を複数個同時に動作とさせたときの出力電
位の時間変化である。第６図には電源電流と設置電流の
時間変化もあわせて示している。出力がlowからHighへ
変化するとき第２図ａ回路において電流は、主に電源か
らR4〜Q5のパスを通って外部負荷C2を充電する。この時
半導体内及びパッケージの寄生したインダクタンス成分
Ｌ等によって電源電流は揺動され、これにより電源電位
の変動は共通の電源な連なる出力回路の高レベルノイズ
マージンを低下させることになる。電源電流の揺動は相
互インダクタンス等によって接地電位の変動をも生ぜし
め同時動作とは無関係の出力回路あるいは近接の内部回
路の低レベルノイズマージンを低下させる。出力が高レ
ベルから低レベルへ変化するときは負荷CLからQ4へ電流
が流れるが、上述と同様の現象によって回路の誤動作の
原因となる。

電源あるいは接地電位の自己ないしは相互インダクタン
ス成分Ｌになる電位変動△Ｖは、１出力回路あたりの電
流の時間変化dI/dtと出力同時動作数ｎによって △Ｖ∝LndI/dt ・・・・・・・（１） で表される。集積回路の高速化は時間成分dtの縮小を意
味し、バイポーラトランジスタの高JT化MOSトランジス
タのゲート長縮小によるgm化等の高性能化はdI成分の増
大を意味するものであるから（１）式のdI/dt成分は、
ますます大きくなる傾向にあり一方において電源配線の
レイアウトの工夫、パッケージの改良によるインダクタ
ンス成分Ｌの縮小を計りつつあるが現状においては同時
動作出力数ｎにかなりきびしい制限を加えなければなら
ない状況にある。

このため電源あるいは接地の端子を増やして電位の安定
化を計ることが多いが、このために信号用の端子が不足
するという不都合が生じる場合も少なくない。

［発明の従来技術に対する相違点］ 上述した従来の出力回路の同時動作によるノイズ対策に
対して本発明は回路の面からこれを解決しようとするも
のである。

［問題点を解決するための手段］ 本発明の半導体集積回路は、同時動作する出力回路のタ
イミングを微調整するべく各々の出力回路の回路定数を
変えることを特徴としている。

［実施例］ 実施例１ 第１図（ａ）は本発明の第１実施例を示す回路図であ
る。第２図の例と同様のTTL回路であるが、位相分割段
トランジスタQ2のベース部に直列に抵抗R6を挿入してい
るのが特徴である。同時動作する出力回路各々にR6＝０
〜100Ωの抵抗を抵抗値を変えて用いることによって、
同時動作のタイミングに関してR6による時定数の遅れ△
ｔが出力相互に生じ、相対的に（１）式のndI/dt成分の
減少を計っている。出力電位及び電流の時間変化を第１
図（ｂ）に示す。第１図（ｂ）において通常の遅延ｔと
R6による遅れ△ｔの和が回路の要求遅延tpd以下である
ことが必要であるがdI/dtの緩和に対して必要な△ｔはt
r,tf程度でよく、通常同時動作とで要求されるtpdに対
しては問題のない遅れである。

実施例２ 本発明の第２の実施例は、第２図に示した回路において
抵抗R1,R2を同時動作する出力相互で変えることによっ
てdI/dt成分を減少させたものである。第３図に出力電
位の時間変化を示す。第３図においてＡは内部からの入
力電位、Ｂは第２図の回路の出力電位、ＣはＢにおいて
R1,R2を大きくした場合を示している。R1,R2は出力回路
の遅延のみならず立ち上がり、たち下がり時間にも影響
するためdI/dtに対してより一層の減少効果をもたら
す。このため動作周波数に制限をもたらすという逆効果
が生じるが、比較的低い周波数で、多数の出力を同時に
動作させる回路を実現するのに効果が大きい。

なお、第1,第２実施例における抵抗値の変更は、Ｐ形拡
散抵抗ないしはポリシリコン抵抗のコンタクト位置の変
更によって容易に実現される。

本発明をCMOS回路に適用した第３実施例を第４図に示
す。第３実施例はインバータ２段を直列につないだCMOS
の出力回路である。MP1,MP2はＰ形、MN1,MN2はＮ形のMO
Sトランジスタである。MP2,MN2は外部負荷CLを駆動する
ためゲート幅を非常に大きく設計する必要がある。この
ためMP2,MN2のゲート容量は非常に大きく、内部のCMOS
回路から直接駆動することができず、内部回路に用いる
MOSトランジスタとMP2,MN2の中間的なゲート幅をもつMP
1,MN1で構成されるプリバッファが設置されるのが一般
的である。本実施例においては、プリバッファに用いら
れるMOSトランジスタのgm（相互コンダクタンス）を同
時動作出力相互に変化させ、出力のタイミングを変える
ことによって同時動作許容数の緩和を計った。MOSトラ
ンジスタのgmの変更はゲート幅を変化させることによっ
て容易に実現される。

次に本発明をゲートアレイ方式集積回路に適用する側を
示す。ゲートアレイ方式集積回路は予め下地行程をつく
りこんだ半導体基板を用意しておき、上地行程によって
種々の回路を実現するものであるが、第1,第２実施例は
コンタクト行程次降を上地行程にすることによってその
ままゲートアレイ方式に適用できる。

実施例３を適用する場合ゲート幅の変更はMOS領域を規
定する選択酸化行程以降を上地行程とする必要があり短
納期を特徴とするゲートアレイ方式にとって上地行程が
長すぎて現実性がない。しかしながら、MOSトランジス
タのgmがソース・ドレイン領域のコンタクトの開け方に
大きく依存する性質を利用し、同時動作する出力回路相
互で、第５図（ａ）（ｂ）（ｃ）に示すコンタクト開孔
法を使い分けることによってゲートアレイ方式集積回路
においても適用可能となる。

［発明の効果］ 以上説明したように、本発明は同時動作する複数の出力
回路の回路定数を相互に変え、同時動作のタイミングを
微調整することによって、同時動作によって発生するノ
イズを低減し、回路誤動作を防ぐ効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示すTTL出力回
路の回路図、第１図（ｂ）はその動作を説明するタイム
チャート、第２図は従来のTTL回路の回路図、第３図は
第２図の回路に本発明を適用した場合の第２の実施例の
動作を示すタイムチャート図、第４図は本発明の第３の
適用対象であるCMOS出力回路の回路図、第５図（ａ）
（ｂ）（ｃ）は本発明をCMOSゲートアレイに適用した場
合に具体的に本発明を実現する方法を説明するためのMO
Sトランジスタの平面図、第６図は出力同時動作の際の
ノイズの測定例を示すグラフである。 R1〜R6……抵抗、 Q1〜Q4……ショットキクランプ付NPNトランジスタ、 Q5……NPNトランジスタ、 CL……外部負荷、 MP1,MP2……Ｐ形MOSトランジスタ、 MN1,MN2……Ｎ形MOSトランジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】同一基板上に集積された回路定数を変えて
   動作のタイミングを微調整可能な同時に動作する複数の
   出力回路を備えたゲートアレイにおいて、 上記動作タイミングの調整は下地工程において動作タイ
   ミング調整用の抵抗素子を形成しておき、必要とされる
   出力回路の特性に応じて前記抵抗素子を上地工程におい
   て使い分けることを特徴とするゲートアレイ。