JPH05206805A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05206805A JPH05206805A JP4012170A JP1217092A JPH05206805A JP H05206805 A JPH05206805 A JP H05206805A JP 4012170 A JP4012170 A JP 4012170A JP 1217092 A JP1217092 A JP 1217092A JP H05206805 A JPH05206805 A JP H05206805A
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- JP
- Japan
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- mos transistor
- type mos
- gate
- source
- drain
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Abstract
(57)【要約】
【目的】 従来の遅延回路と同じ素子数でありながら、
より大きな遅延時間が得られる遅延回路を提供すること
にある。 【構成】 ゲートを入力端子に、ソース及びバックゲー
トを電源に接続した第１のＰ型ＭＯＳトランジスタ１
と、ゲート及びドレインを出力端子に、ソースを第１の
Ｐ型ＭＯＳトランジスタ１のドレインに、バックゲート
を電源に接続した第２のＰ型ＭＯＳトランジスタ２と、
ゲートを入力端子に、ソース及びバックゲートをグラン
ドに接続した第１のＮ型ＭＯＳトランジスタ４と、ゲー
ト及びドレインを出力端子に、ソースを第１のＮ型ＭＯ
Ｓトランジスタ４のドレインに、バックゲートを電源に
接続した第２のＮ型ＭＯＳトランジスタ３とを具備す
る。
より大きな遅延時間が得られる遅延回路を提供すること
にある。 【構成】 ゲートを入力端子に、ソース及びバックゲー
トを電源に接続した第１のＰ型ＭＯＳトランジスタ１
と、ゲート及びドレインを出力端子に、ソースを第１の
Ｐ型ＭＯＳトランジスタ１のドレインに、バックゲート
を電源に接続した第２のＰ型ＭＯＳトランジスタ２と、
ゲートを入力端子に、ソース及びバックゲートをグラン
ドに接続した第１のＮ型ＭＯＳトランジスタ４と、ゲー
ト及びドレインを出力端子に、ソースを第１のＮ型ＭＯ
Ｓトランジスタ４のドレインに、バックゲートを電源に
接続した第２のＮ型ＭＯＳトランジスタ３とを具備す
る。
Description
【０００１】
【産業上の利用分野】この発明はマスタースライス方式
の半導体集積回路、特にゲートアレーにおける遅延回路
の構成に関する。
の半導体集積回路、特にゲートアレーにおける遅延回路
の構成に関する。
【０００２】
【従来の技術】従来、ゲートアレーにおける遅延回路と
しては、図４に示す様にインバータ回路を複数個縦続接
続する方式が一般的である。そして各インバータ回路は
図５に示す様に、Ｐ型ＭＯＳトランジスタ１１１とＮ型
ＭＯＳトランジスタ１１２の各ドレインを共通接続して
出力端子１１４とし、前記Ｐ型ＭＯＳトランジスタ１１
１のソースを電源ＶDDに接続し、Ｎ型ＭＯＳトランジス
タ１１２のソースをグランドに接続し、両トランジスタ
１１１，１１２のゲートを共通接続した入力端子１１３
に回路への入力信号を入力する様に構成されている。
しては、図４に示す様にインバータ回路を複数個縦続接
続する方式が一般的である。そして各インバータ回路は
図５に示す様に、Ｐ型ＭＯＳトランジスタ１１１とＮ型
ＭＯＳトランジスタ１１２の各ドレインを共通接続して
出力端子１１４とし、前記Ｐ型ＭＯＳトランジスタ１１
１のソースを電源ＶDDに接続し、Ｎ型ＭＯＳトランジス
タ１１２のソースをグランドに接続し、両トランジスタ
１１１，１１２のゲートを共通接続した入力端子１１３
に回路への入力信号を入力する様に構成されている。
【０００３】ところで、図４に示した構成のインバータ
回路による遅延回路の場合、大きな遅延時間を得ようと
するとインバータの段数を増やす必要があった。このた
め遅延セルを多用する様に設計された論理回路において
は遅延セルによって使用されるゲート数が多くなってし
まうという問題点があった。このため同じ素子数でより
大きな遅延が得られる遅延回路が望まれていた。
回路による遅延回路の場合、大きな遅延時間を得ようと
するとインバータの段数を増やす必要があった。このた
め遅延セルを多用する様に設計された論理回路において
は遅延セルによって使用されるゲート数が多くなってし
まうという問題点があった。このため同じ素子数でより
大きな遅延が得られる遅延回路が望まれていた。
【０００４】このような遅延回路としては、特開平２−
２１０９１０号が知られている。この回路の構成を図６
に示す。すなわちこの遅延回路は、ゲートを入力端子
に、ソース及びバックゲートを電源に接続した第１のＰ
型ＭＯＳトランジスタ２１と、ゲートを入力端子に、ソ
ース及びバックゲートをグランドに接続した第１のＮ型
ＭＯＳトランジスタ２４と、ゲートをグランドに、ソー
スを第１のＰ型ＭＯＳトランジスタ２１のドレインに、
ドレインを出力端子に、バックゲートを電源に接続した
第２のＰ型ＭＯＳトランジスタ２２と、ゲートを電源
に、ソースを第１のＮ型ＭＯＳトランジスタ２４のドレ
インに、ドレインを出力端子に、バックゲートをグラン
ドに接続した第２のＮ型ＭＯＳトランジスタ２３によっ
て構成されている。このようにして構成された遅延回路
においては、第２のＰ型ＭＯＳトランジスタ２２及び第
２のＮ型ＭＯＳトランジスタ２３が抵抗として働くこと
により負荷を駆動する能力が小さくなるため、従来のイ
ンバータ回路による遅延回路に対して同じ素子数でより
大きな遅延時間を得ることができる。
２１０９１０号が知られている。この回路の構成を図６
に示す。すなわちこの遅延回路は、ゲートを入力端子
に、ソース及びバックゲートを電源に接続した第１のＰ
型ＭＯＳトランジスタ２１と、ゲートを入力端子に、ソ
ース及びバックゲートをグランドに接続した第１のＮ型
ＭＯＳトランジスタ２４と、ゲートをグランドに、ソー
スを第１のＰ型ＭＯＳトランジスタ２１のドレインに、
ドレインを出力端子に、バックゲートを電源に接続した
第２のＰ型ＭＯＳトランジスタ２２と、ゲートを電源
に、ソースを第１のＮ型ＭＯＳトランジスタ２４のドレ
インに、ドレインを出力端子に、バックゲートをグラン
ドに接続した第２のＮ型ＭＯＳトランジスタ２３によっ
て構成されている。このようにして構成された遅延回路
においては、第２のＰ型ＭＯＳトランジスタ２２及び第
２のＮ型ＭＯＳトランジスタ２３が抵抗として働くこと
により負荷を駆動する能力が小さくなるため、従来のイ
ンバータ回路による遅延回路に対して同じ素子数でより
大きな遅延時間を得ることができる。
【０００５】
【発明が解決しようとする課題】ところで図６に示した
構成の遅延回路の場合、第２のＮ型ＭＯＳトランジスタ
及び第２のＰ型ＭＯＳトランジスタの抵抗値は変更する
ことができない。そこでより大きな遅延時間を得るため
には図７に示すように抵抗として機能しているＭＯＳト
ランジスタを複数個縦続接続する回路が提案されてい
る。しかしこの遅延回路においては、回路の素子数が増
加するため１素子当りの遅延時間が減少してしまうとい
う問題点があった。
構成の遅延回路の場合、第２のＮ型ＭＯＳトランジスタ
及び第２のＰ型ＭＯＳトランジスタの抵抗値は変更する
ことができない。そこでより大きな遅延時間を得るため
には図７に示すように抵抗として機能しているＭＯＳト
ランジスタを複数個縦続接続する回路が提案されてい
る。しかしこの遅延回路においては、回路の素子数が増
加するため１素子当りの遅延時間が減少してしまうとい
う問題点があった。
【０００６】本発明の遅延回路はこのような課題に着目
してなされたもので、その目的とするところは、従来の
遅延回路と同じ素子数でありながら、より大きな遅延時
間が得られる遅延回路を提供することにある。
してなされたもので、その目的とするところは、従来の
遅延回路と同じ素子数でありながら、より大きな遅延時
間が得られる遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の遅延回路は、ゲートを入力端子に、ソー
ス及びバックゲートを電源に接続した第１のＰ型ＭＯＳ
トランジスタと、ゲート及びドレインを出力端子に、ソ
ースを上記第１のＰ型ＭＯＳトランジスタのドレイン
に、バックゲートを電源に接続した第２のＰ型ＭＯＳト
ランジスタと、ゲートを入力端子に、ソース及びバック
ゲートをグランドに接続した第１のＮ型ＭＯＳトランジ
スタと、ゲート及びドレインを出力端子に、ソースを上
記第１のＮ型ＭＯＳトランジスタのドレインに、バック
ゲートを電源に接続した第２のＮ型ＭＯＳトランジスタ
とを具備する。
めに、本発明の遅延回路は、ゲートを入力端子に、ソー
ス及びバックゲートを電源に接続した第１のＰ型ＭＯＳ
トランジスタと、ゲート及びドレインを出力端子に、ソ
ースを上記第１のＰ型ＭＯＳトランジスタのドレイン
に、バックゲートを電源に接続した第２のＰ型ＭＯＳト
ランジスタと、ゲートを入力端子に、ソース及びバック
ゲートをグランドに接続した第１のＮ型ＭＯＳトランジ
スタと、ゲート及びドレインを出力端子に、ソースを上
記第１のＮ型ＭＯＳトランジスタのドレインに、バック
ゲートを電源に接続した第２のＮ型ＭＯＳトランジスタ
とを具備する。
【０００８】
【作用】すなわち、本発明の遅延回路においては、第１
のＰ型ＭＯＳトランジスタのゲートを入力端子に、ソー
ス及びバックゲートを電源に接続し、第２のＰ型ＭＯＳ
トランジスタのゲート及びドレインを出力端子に、ソー
スを上記第１のＰ型ＭＯＳトランジスタのドレインに、
バックゲートを電源に接続し、第１のＮ型ＭＯＳトラン
ジスタのゲートを入力端子に、ソース及びバックゲート
をグランドに接続し、第２のＮ型ＭＯＳトランジスタの
ゲート及びドレインを出力端子に、ソースを上記第１の
Ｎ型ＭＯＳトランジスタのドレインに、バックゲートを
電源に接続する。
のＰ型ＭＯＳトランジスタのゲートを入力端子に、ソー
ス及びバックゲートを電源に接続し、第２のＰ型ＭＯＳ
トランジスタのゲート及びドレインを出力端子に、ソー
スを上記第１のＰ型ＭＯＳトランジスタのドレインに、
バックゲートを電源に接続し、第１のＮ型ＭＯＳトラン
ジスタのゲートを入力端子に、ソース及びバックゲート
をグランドに接続し、第２のＮ型ＭＯＳトランジスタの
ゲート及びドレインを出力端子に、ソースを上記第１の
Ｎ型ＭＯＳトランジスタのドレインに、バックゲートを
電源に接続する。
【０００９】
【実施例】以下に、本発明の一実施例について説明す
る。図１は本発明に係る遅延回路の一実施例を示す回路
構成図である。図において、１，２，５はＰ型ＭＯＳト
ランジスタ、３，４，６はＮ型ＭＯＳトランジスタであ
る。Ｐ型ＭＯＳトランジスタ１のゲートは入力端子に、
ソース及びバックゲートは電源に接続されており、Ｐ型
ＭＯＳトランジスタ２のゲート、ドレインはノードＡ
に、ソースはＰ型ＭＯＳトランジスタ１のドレインに、
バックゲートは電源に接続されている。
る。図１は本発明に係る遅延回路の一実施例を示す回路
構成図である。図において、１，２，５はＰ型ＭＯＳト
ランジスタ、３，４，６はＮ型ＭＯＳトランジスタであ
る。Ｐ型ＭＯＳトランジスタ１のゲートは入力端子に、
ソース及びバックゲートは電源に接続されており、Ｐ型
ＭＯＳトランジスタ２のゲート、ドレインはノードＡ
に、ソースはＰ型ＭＯＳトランジスタ１のドレインに、
バックゲートは電源に接続されている。
【００１０】また、Ｎ型ＭＯＳトランジスタ４のゲート
は入力端子に、ソース及びバックゲートはグランドに接
続されており、Ｎ型ＭＯＳトランジスタ３のゲート、ド
レインはノードＡに、ソースはＮ型ＭＯＳトランジスタ
４のドレインに、バックゲートはグランドに接続されて
いる。
は入力端子に、ソース及びバックゲートはグランドに接
続されており、Ｎ型ＭＯＳトランジスタ３のゲート、ド
レインはノードＡに、ソースはＮ型ＭＯＳトランジスタ
４のドレインに、バックゲートはグランドに接続されて
いる。
【００１１】さらに、Ｐ型ＭＯＳトランジスタ５のゲー
トはノードＡに、ソース及びバックゲートは電源に、ド
レインは出力端子に接続されており、Ｎ型ＭＯＳトラン
ジスタ６のゲートはノードＡに、ソース及びバックゲー
トはグランドに、ドレインは出力端子に接続されてい
る。
トはノードＡに、ソース及びバックゲートは電源に、ド
レインは出力端子に接続されており、Ｎ型ＭＯＳトラン
ジスタ６のゲートはノードＡに、ソース及びバックゲー
トはグランドに、ドレインは出力端子に接続されてい
る。
【００１２】図２は本実施例の概念を示すブロック構成
図である。図１におけるＭＯＳトランジスタ１，２，
３，４は図２における遅延回路１１を、ＭＯＳトランジ
スタ５，６は波形成形回路１２を構成している。
図である。図１におけるＭＯＳトランジスタ１，２，
３，４は図２における遅延回路１１を、ＭＯＳトランジ
スタ５，６は波形成形回路１２を構成している。
【００１３】次に図１における入力端子、ノードＡ、出
力端子に現われる電圧波形から本実施例の動作について
説明する。入力端子の電圧変化に対するノードＡ、出力
端子の電圧の変化を図３に示す。まず入力端子の電圧が
グランドレベルの時、ノードＡの電圧は電源電圧からＰ
型ＭＯＳトランジスタ２のＶTHだけ低い電圧であり、出
力端子の電圧はグランドレベルである。この理由につい
ては後述する説明により明らかになる。
力端子に現われる電圧波形から本実施例の動作について
説明する。入力端子の電圧変化に対するノードＡ、出力
端子の電圧の変化を図３に示す。まず入力端子の電圧が
グランドレベルの時、ノードＡの電圧は電源電圧からＰ
型ＭＯＳトランジスタ２のＶTHだけ低い電圧であり、出
力端子の電圧はグランドレベルである。この理由につい
ては後述する説明により明らかになる。
【００１４】次に、入力波形が電源電圧まで立ち上がる
場合について述べる。この時Ｐ型ＭＯＳトランジスタ１
はＯＦＦし、Ｎ型ＭＯＳトランジスタ４はＯＮする。Ｎ
型ＭＯＳトランジスタ３は抵抗として働くため、ノード
Ａの電圧はゆっくりと下降する。ノードＡの電圧がグラ
ンドに対しＮ型ＭＯＳトランジスタ３のＶTHだけ高い電
圧に達すると、Ｎ型ＭＯＳトランジスタ３のゲート、ソ
ース間電圧はＶTHとなるのでトランジスタ３はＯＦＦす
る。従ってノードＡの電圧はこれ以下には下がらない。
出力端子の電圧は、ノードＡの電圧がＭＯＳトランジス
タ５，６から構成されるインバータ回路の論理閾値電圧
より低くなった時点でグランドレベルから電源電圧まで
上昇する。従って入力波形の立ち上がりにおいて、出力
波形は遅延して立ち上がることがわかる。
場合について述べる。この時Ｐ型ＭＯＳトランジスタ１
はＯＦＦし、Ｎ型ＭＯＳトランジスタ４はＯＮする。Ｎ
型ＭＯＳトランジスタ３は抵抗として働くため、ノード
Ａの電圧はゆっくりと下降する。ノードＡの電圧がグラ
ンドに対しＮ型ＭＯＳトランジスタ３のＶTHだけ高い電
圧に達すると、Ｎ型ＭＯＳトランジスタ３のゲート、ソ
ース間電圧はＶTHとなるのでトランジスタ３はＯＦＦす
る。従ってノードＡの電圧はこれ以下には下がらない。
出力端子の電圧は、ノードＡの電圧がＭＯＳトランジス
タ５，６から構成されるインバータ回路の論理閾値電圧
より低くなった時点でグランドレベルから電源電圧まで
上昇する。従って入力波形の立ち上がりにおいて、出力
波形は遅延して立ち上がることがわかる。
【００１５】次に入力波形がグランドレベルまで立ち下
がる場合について述べる。この時Ｐ型ＭＯＳトランジス
タ１はＯＮし、Ｎ型ＭＯＳトランジスタ４はＯＦＦす
る。Ｐ型ＭＯＳトランジスタ２は抵抗として働くため、
ノードＡの電圧はゆっくりと上昇する。ノードＡの電圧
が電源電圧に対しＰ型ＭＯＳトランジスタ２のＶTHだけ
低い電圧に達すると、Ｐ型ＭＯＳトランジスタ２のゲー
ト、ソース間電圧は−ＶTHとなるのでトランジスタ２は
ＯＦＦする。従ってノードＡの電圧はこれ以上は上がら
ない。出力端子の電圧は、ノードＡの電圧がＭＯＳトラ
ンジスタ５，６から構成されるインバータ回路の論理閾
値電圧より低くなった時点で電源電圧からグランドレベ
ルまで下降する。従って、入力波形の立ち下がりにおい
て、出力波形は遅延して立ち下がることがわかる。
がる場合について述べる。この時Ｐ型ＭＯＳトランジス
タ１はＯＮし、Ｎ型ＭＯＳトランジスタ４はＯＦＦす
る。Ｐ型ＭＯＳトランジスタ２は抵抗として働くため、
ノードＡの電圧はゆっくりと上昇する。ノードＡの電圧
が電源電圧に対しＰ型ＭＯＳトランジスタ２のＶTHだけ
低い電圧に達すると、Ｐ型ＭＯＳトランジスタ２のゲー
ト、ソース間電圧は−ＶTHとなるのでトランジスタ２は
ＯＦＦする。従ってノードＡの電圧はこれ以上は上がら
ない。出力端子の電圧は、ノードＡの電圧がＭＯＳトラ
ンジスタ５，６から構成されるインバータ回路の論理閾
値電圧より低くなった時点で電源電圧からグランドレベ
ルまで下降する。従って、入力波形の立ち下がりにおい
て、出力波形は遅延して立ち下がることがわかる。
【００１６】次に、このようにして構成された遅延回路
の遅延時間について説明する。図１及び図６に示す遅延
回路において、ＭＯＳトランジスタ２，３，２２，２３
は抵抗として機能している。そして回路の遅延時間はこ
の抵抗の大きさで決定されると考えてよい。図１及び図
６におけるこれらのＭＯＳトランジスタについて、ソー
ス、ドレイン間を流れる電流ＩDSは、これらのトランジ
スタが線形領域で動作することから、（１）式で表わさ
れる。
の遅延時間について説明する。図１及び図６に示す遅延
回路において、ＭＯＳトランジスタ２，３，２２，２３
は抵抗として機能している。そして回路の遅延時間はこ
の抵抗の大きさで決定されると考えてよい。図１及び図
６におけるこれらのＭＯＳトランジスタについて、ソー
ス、ドレイン間を流れる電流ＩDSは、これらのトランジ
スタが線形領域で動作することから、（１）式で表わさ
れる。
【００１７】 ＩDS＝（Ｗ／Ｌ）μＣOX（ＶGS−ＶTH−ＶDS／２）ＶDS … (1) 但し、ここでＷは実効ゲート幅、Ｌは実効ゲート長、
μはキャリアの移動度、ＣOXは単位面積当りのゲート酸
化膜容量、ＶGSはゲート、ソース間電圧、ＶDSはドレイ
ン、ソース間電圧、ＶTHはＭＯＳトランジスタの閾値電
圧である。従ってＭＯＳトランジスタのオン抵抗値ＲON
は（２）式のようになる。
μはキャリアの移動度、ＣOXは単位面積当りのゲート酸
化膜容量、ＶGSはゲート、ソース間電圧、ＶDSはドレイ
ン、ソース間電圧、ＶTHはＭＯＳトランジスタの閾値電
圧である。従ってＭＯＳトランジスタのオン抵抗値ＲON
は（２）式のようになる。
【００１８】 ＲON＝ＶDS／ＩDS＝Ｌ／｛ＷμＣOX（ＶGS−ＶTH−ＶDD／２）｝ … (2) ここで、ＭＯＳトランジスタ３のゲート電圧は、（電
源電圧−ＶTH）からＶTHまでの値をとるのに対し、ＭＯ
Ｓトランジスタ２３のゲート電圧は電源電圧である。従
ってＭＯＳトランジスタ３において、ゲート、ソース間
電圧ＶGSはＭＯＳトランジスタ２３に比べて低くなるの
で、（２）式より、抵抗値ＲONが大きくなり、ノードＡ
の立ち下がりにおける遅延時間は図１の回路の方が大き
くなる。同様にしてＭＯＳトランジスタ２において、ゲ
ート、ソース間電圧ＶGSはＭＯＳトランジスタ２２に比
べて低くなるので抵抗値ＲONが大きくなり、ノードＡの
立ち上がりにおける遅延時間は図１の回路の方が大きく
なる。
源電圧−ＶTH）からＶTHまでの値をとるのに対し、ＭＯ
Ｓトランジスタ２３のゲート電圧は電源電圧である。従
ってＭＯＳトランジスタ３において、ゲート、ソース間
電圧ＶGSはＭＯＳトランジスタ２３に比べて低くなるの
で、（２）式より、抵抗値ＲONが大きくなり、ノードＡ
の立ち下がりにおける遅延時間は図１の回路の方が大き
くなる。同様にしてＭＯＳトランジスタ２において、ゲ
ート、ソース間電圧ＶGSはＭＯＳトランジスタ２２に比
べて低くなるので抵抗値ＲONが大きくなり、ノードＡの
立ち上がりにおける遅延時間は図１の回路の方が大きく
なる。
【００１９】
【発明の効果】以上、実施例に基づいて説明したように
本発明によれば、遅延回路において従来と同じ素子数で
より大きな遅延時間を得ることができる。
本発明によれば、遅延回路において従来と同じ素子数で
より大きな遅延時間を得ることができる。
【図１】本発明に係る遅延回路の一実施例の回路構成図
である。
である。
【図２】本発明に係る遅延回路の一実施例の概略を示す
ブロック構成図である。
ブロック構成図である。
【図３】図１の回路の各部における入，出力波形を示す
図である。
図である。
【図４】従来のインバータを用いた遅延回路の構成を示
すブロック構成図である。
すブロック構成図である。
【図５】図４の遅延回路を構成するインバータを示す回
路構成図である。
路構成図である。
【図６】従来の改良された遅延回路の回路構成図であ
る。
る。
【図７】図６の遅延回路を基にして、より大きな遅延時
間を得る回路の回路構成図である。
間を得る回路の回路構成図である。
１，２，５…Ｐ型ＭＯＳトランジスタ、３，４，６…Ｎ
型ＭＯＳトランジスタである。
型ＭＯＳトランジスタである。
Claims (2)
- 【請求項１】 ゲートを入力端子に、ソース及びバック
ゲートを電源に接続した第１のＰ型ＭＯＳトランジスタ
と、 ゲート及びドレインを出力端子に、ソースを上記第１の
Ｐ型ＭＯＳトランジスタのドレインに、バックゲートを
電源に接続した第２のＰ型ＭＯＳトランジスタと、 ゲートを入力端子に、ソース及びバックゲートをグラン
ドに接続した第１のＮ型ＭＯＳトランジスタと、 ゲート及びドレインを出力端子に、ソースを上記第１の
Ｎ型ＭＯＳトランジスタのドレインに、バックゲートを
電源に接続した第２のＮ型ＭＯＳトランジスタとを具備
したことを特徴とする遅延回路。 - 【請求項２】 上記遅延回路を複数段縦続接続し、その
出力に波形成形回路を接続したことを特徴とする遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012170A JPH05206805A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012170A JPH05206805A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206805A true JPH05206805A (ja) | 1993-08-13 |
Family
ID=11797963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012170A Withdrawn JPH05206805A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206805A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751176A (en) * | 1995-12-18 | 1998-05-12 | Lg Semicon Co., Ltd. | Clock generator for generating complementary clock signals with minimal time differences |
| US5767719A (en) * | 1993-11-25 | 1998-06-16 | Nec Corporation | Delay circuit using capacitor and transistor |
-
1992
- 1992-01-27 JP JP4012170A patent/JPH05206805A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767719A (en) * | 1993-11-25 | 1998-06-16 | Nec Corporation | Delay circuit using capacitor and transistor |
| US5751176A (en) * | 1995-12-18 | 1998-05-12 | Lg Semicon Co., Ltd. | Clock generator for generating complementary clock signals with minimal time differences |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |