JPH01119992A

JPH01119992A - 絶縁ゲート型不揮発性半導体記憶装置

Info

Publication number: JPH01119992A
Application number: JP62276990A
Authority: JP
Inventors: Masashi Koyama; 小山　昌司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-31
Filing date: 1987-10-31
Publication date: 1989-05-12
Anticipated expiration: 2010-07-31
Also published as: JPH0770234B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は浮遊ゲート電極を有する絶縁ゲート型不揮発性
メモリトランジスタを備えた絶縁ゲート型不揮発性半導
体記憶装置に関する。

［従来の技術］浮遊ゲート電極を有する絶縁ゲート型不揮発性半導体記
憶装置は、製造方法が容易であり、保持特性が良好であ
る等の利点を有するため広く普及している。この種の不
揮発性半導体記憶装置として、近時、高集積度の紫外線
消去型不揮発性記憶装置（以下、ＥＰＲＯＭという）が
開発されている。このＥＰＲＯＭは電気的に情報をプロ
グラムすると共に読出すことができるものであり、その
メモリセルアレイ及びデコード回路として種々のものが
提案されている。

第４図は従来のＥＰＲＯＭを示す回路図である。

浮遊ゲート型不揮発性メモリトランジスタ（以下、メモ
リトランジスタという）　Ｑ２１．　Ｑ２３のゲートは
ワード線Ｘ４を介して行デコーダ１に接続されており、
メモリトランジスタＱ２２１　Ｑ２４のゲートはワード
線Ｘ５を介して行デコーダ２に接続されている。メモリ
トランジスタＱ２１．Ｑ２２のトレインはビット線Ｙ１
に接続され、メモリトランジスタＱ２３．　Ｑ２４のド
レインはビット線Ｙ２に接続されている。メモリトラン
ジスタＱ２１乃至Ｑ２４のソースはソース配線Ｚに共通
接続されており、このソース配線Ｚは通常接地電位に固
定されている。

行デコーダ１，２には行アドレス選択信号が入力され、
この選択信号に基き選択された方の行デコーダ１又は２
に接続されたワード線に所定の電圧を印加する。

次に、メモリトランジスタをプログラムする場合につい
て、第５図を参照して説明する。第５図の横軸はメモリ
トランジスタのソース・ドレイン間電圧（以下、ＶＤ４
という）であり、縦軸はメモリトランジスタのチャネル
電流ＩＤＳである。そして、メモリトランジスタのソー
ス・ゲート間電圧（以下、ＶＧＳという〉として１３Ｖ
を印加した状態において、ＶＤＳをＯＶから順次上昇さ
せてチャネル電流ＩＤＳの変化を求め、その軌跡を図示
したものである。第５図に示すように、ＶＯｇが比較的
低電圧である場合は、ホットエレクトロンの発生が充分
ではないので、メモリトランジスタのプログラミングは
生じない。そして、メモリトランジスタのＶＤｓが上昇
して電圧ＶＩを超えると、ホ・ソトエレクトロンが充分
発生し、フローティングゲートに電子が注入され始めて
プログラミングが開始される。この電圧■、をプログラ
ム開始ソース・ドレイン間電圧といい、ＶＤＳが■１に
なると、電子がフローティングゲートに注入されるので
、チャネル電流Ｉ。、は−旦減少する。また、メモリト
ランジスタの閾値はフローティングゲートへの電子の注
入により上昇する。

いま、メモリトランジスタＱ２１を選択的にプログラミ
ングする場合、例えば、行デコーダ１が行アドレス選択
信号に基きワード線Ｘ４を１３Ｖ等の高電圧にし、同様
に行デコーダ２がワード線Ｘ５をＯＶ等の低電圧にする
。また、ビット線Ｙ１を例えば８Ｖ等の高電圧にし、ビ
ット線Ｙ２をＯＶ等の低電圧に固定する。そして、メモ
リトランジスタＱ２１乃至Ｑ２４のｖｌは６Ｖであると
する。前記バイアス条件においては、メモリトランジス
タＱ２１のＶＤｓは８■であるので、メモリトランジス
タＱ２１はプログラミングされる。一方、メモリトラン
ジスタＱ２２乃至Ｑ２４は、Ｖ３ｇが０■であるか又は
ＶＤＳが０■であるので、チャネル電流ｉｏｓは流れず
、そのフローティングゲートには電子が注入されない。

次に、メモリトランジスタＱ２１のデータを選択して読
出す場合には、行アドレス選択信号に基き行デコーダ１
．２が、例えば、ワード線Ｘ４を駆動してこれを５Ｖ等
とし、ワード線ｘ５を駆動してこれをＯＶ等とする。ま
た、ビット線ＹｌをＩＶ等とし、ビット線Ｙ２を例えば
０■等の電圧にバイアスする。なお、メモリトランジス
タがプログラムされていない場合は、その閾値が５■未
満であり、また、プログラムされている場合は閾値が５
■よりも高い電圧に上昇しているものとする。

メモリトランジスタＱ２１のＶ□ｇには５Ｖが印加され
ているので、メモリトランジスタＱ２□がプログラムさ
れていないときは、メモリトランジスタＱ２１はオンと
なり、ビット線Ｙ１を介してソース配線Ｚに電流が流れ
る。逆に、メモリトランジスタＱ２□がプログラム状態
にある場合は、閾値が５Ｖより高いので、メモリトラン
ジスタＱ２１はオフとなり電流はビット線Ｙ１を介して
流出しない。

このビット線Ｙ１を流れる電流の有無をセンスアンプに
より検知して、検知結果を“１”、”Ｏ”に対応させる
。なお、読出し時のＶＤＳはＩＶであり、Ｖ＋に比して
十分低いので誤プログラムが発生することはない。

［発明が解決しようとする問題点］しかしながら、従来の不揮発性半導体記憶装置において
は、メモリトランジスタは、各ワード線に行デコーダを
接続して、行アドレス選択信号をこの行デコーダに与え
ることにより選択される。

このため、各ワード線に対して１個の行デコーダが必要
となる。従って、行デコーダを半導体基板に構成する場
合、ビット線方向の行デコーダの幅はビット線方向のメ
モリトランジスタの幅と同一か又はそれ以下である必要
がある。

ところで、ＥＰＲＯＭが高集積化されるにつれて単一メ
モリトランジスタで構成されるメモリセルのサイズは縮
小されている。一方、行デコーダは複数のトランジスタ
で構成されるので、縮小化が困難であり、また十分なワ
ード線駆動能力が必要であることから、トランジスタ能
力に直結するトランジスタチャネル幅を小さくすること
ができない、このため、行デコーダはメモリトランジス
タはど縮小することが困難であり、設計の自由度が少な
い。従って、実際の行デコーダのパターンは極めて横長
のパターンになり行デコーダが半導体装置全体に占める
面積占有率が大きい。このため、行デコーダの縮小が困
難であることが、ＥＰＲＯＭの高集積化を阻む要因にな
っている。

本発明はかかる問題点に鑑みてなされたものであって、
行デコーダの面積占有率を低減することによりその面積
が縮小された絶縁ゲート型不揮発性半導体記憶装置を提
供することを目的とする。

［問題点を解決するための手段］本発明に係る絶縁ゲート型不揮発性半導体記憶装置は、
浮遊ゲート電極を有する絶縁ゲート型不揮発性メモリト
ランジスタが行列状に配置されたメモリセルマトリクス
と、このメモリセルマトリクスの各行毎にその行に属す
るメモリトランジスタ群のゲート電極の相互間を接続す
るワード線と、前記メモリセルマトリクスの各列毎にそ
の列に属するメモリトランジスタ群のソース電極又はド
レイン電極のうちの一方の電極の相互間を接続するビッ
ト線と、行アドレス選択信号により選択されて前記ワー
ド線のうち２本づつを同時に駆動する複数個の行デコー
ダと、各行デコーダに接続された２本のワード線のうち
の一方のワード線に接続されたメモリトランジスタ群の
ソース電極又はドレイン電極のうちの他方の電極に接続
された第１のソース配線と、前記２本のワード線のうち
の他方のワード線に接続されたメモリトランジスタ群の
ソース電極又はドレイン電極のうちの他方の電極に接続
された第２のソース配線と、を有することを特徴とする
。

［作用］本発明においては、絶縁ゲート型不揮発性メモリトラン
ジスタを選択的にプログラムする場合は、行アドレス選
択信号に基き所定の行デコーダが２本のワード線を駆動
し、この２本のワード線に高電圧を印加する。また、他
のデコーダに接続されたワード線は、例えば、ＯＶに固
定される。そして、プログラムすべきメモリトランジス
タが接続されているビット線にも高電圧を印加し、他の
ビット線を、例えば、０■に固定しておく。

一方、プログラムすべきメモリトランジスタには第１又
は第２のソース配線のうち一方が接続されており、これ
を、例えば、ＯＶとする。そして、他方のソース配線を
所定の電圧としている。

メモリトランジスタをプログラムするためには、そのソ
ース・ゲート間電圧及びソース・ドレイン間電圧をある
電圧より高電圧にする必要がある。

このため、プログラムすべきメモリトランジスタには、
そのゲート電圧はワード線を高電圧にすることにより高
電圧が印加されており、また、そのソース又はトレイン
に接続されたビット線を高電圧とし、ソース配線を０■
にするから、ソース・ドレイン間電圧も高電圧である。

従って、上記条件を満たすから、このメモリトランジス
タはプログラムされている。

一方、高電圧が印加された２本のワード線に接続、され
た他のトランジスタのうち、電圧がＯＶの他のビット線
に接続されたものはプログラムされない、また、プログ
ラムすべきメモリトランジスタと、ビット線を共通にす
る（つまり、高電圧のビット線に接続された）他のメモ
リトランジスタは所定の電圧（ＯＶよりも高い電圧）の
ソース配線に接続されているから、ソース・ドレイン間
電圧は低い。従って、この他のメモリトランジスタもプ
ログラムされない。結局、プログラムされるべきメモリ
トランジスタのみがプログラムされる。

そして、メモリトランジスタを選択的に読出す場合は、
行アドレス選択信号に基き所定の行デコーダが２本のワ
ード線を駆動し、この２本のワード線を所定のワード線
電圧にする。また、他のワード線を、例えば、０■に固
定する。そして、読出すべきメモリトランジスタと接続
されているビット線を所定のビット線電圧とし、他のビ
ット線を、例えば、ＯＶとする。　まな、第１又は第２
のソース配線のうち読出すべきメモリトランジスタに接
続されている方のソース配線を、例えば、０■とし、他
方のソース配線を、例えば、前記所定のビット線電圧と
同一の電圧とする。

そうすると、選択された２本のワード線以外の他のワー
ド線はＯＶであるので、これに接続されるメモリトラン
ジスタはオフ状態である。また、ビット線と第１又は第
２のソース配線との間の電圧差によりオンとなるのは、
前記所定のビット線電圧のビット線とＯＶに固定された
ソース配線とに接続された読出すべきメモリトランジス
タのみである。

メモリトランジスタの閾値はプログラム状態とプログラ
ムされていない状態とでは変化しているので、前記バイ
アス条件において、選択された２本のワード線の所定の
ワード線電圧をこの２つの閾値の中間の電圧とすれば、
読出すべきメモリトランジスタに電流が流れるか否かを
検知することにより記憶された情報を判断することがで
きる。

［実施例］以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係る絶縁ゲー
ト型不揮発性半導体記憶装置を示す回路図、第２図はそ
の一部分を示す回路図である。メモリトランジスタロ１
乃至Ｑ１２は格子状に配設されており、メモリトランジ
スタＱｔ　＋　Ｑ７　＋Ｑ４　＋　Ｑｔｏ、　Ｑｓ　＋
　Ｑｔｔのソースはソース配線Ｚ１に共通接続され、メ
モリトランジスタＱ２１Ｑｓ　＋　Ｑ３　ｒ　Ｑ９　＋
　Ｑ６＋　Ｑ１２のソースはソース配線Ｚ２に共通接続
されている。メモリトランジスタロ１乃至Ｑ６のドレイ
ンはビット線Ｙ１に、メモリトランジスタＱ７乃至Ｑ！
２のドレインはビット線Ｙ２に接続されている。

行デコーダ１は行アドレス選択信号に基き行デコーダ出
力線Ｘ１を駆動する。行デコーダ出力線Ｘ１はワード線
ｘｉｔ、　Ｘ１２に分岐され、ワード線Ｘｌｌはメモリ
トランジスタＱ１．Ｑ７のゲートに接続され、ワード線
Ｘ１２はメモリトランジスタＱ２．Ｑ８のゲートに接続
されている。同様に、行デコーダ２，３は行アドレス選
択信号により夫々行デコーダ出力線ｘ、、Ｘ、を駆動す
る。そして、デコーダ出力線Ｘ２及び行デコーダ出力線
Ｘ３は夫々ワード線Ｘ２□、Ｘ２１及びワード線Ｘ、１
゜Ｘ３２に分岐され、ワード線Ｘ２２はメモリトランジ
スタＱＳ、Ｑ９のゲートに、ワード線Ｘ２１はメモリト
ランジスタＱ４　ｒ　Ｑｔｏのゲートに、ワード線Ｘ３
１はメモリトランジスタＱ５１Ｑ！１のゲートに、ワー
ド線Ｘ３２はメモリトランジスタＱ６ｒ　Ｑ１２のゲー
トに夫々接続されている。

また、メモリトランジスタロ１乃至Ｑ１２の■１は、例
えば、６■等の電圧である。

次に、このように構成された絶縁ゲート型不揮発性半導
体記憶装置の動作について説明する。

先ず、メモリトランジスタＱ１をプログラミングする場
合を例にとって説明する０行アドレス選択信号は行デコ
ーダ１を選択し、この行デコーダ１は行デコーダ出力線
Ｘ１を駆動し、これを、例えば、１３Ｖ等の高電圧にバ
イアスする。この場合、他の行デコーダ出力線ｘ２．Ｘ
３は行デコーダ２，３により、例えばＯＶ等の低電圧に
バイアスされる。また、メモリトランジスタＱ１のドレ
イン電極に接続されているビット線Ｙ１のみを、例えば
、８ｖ等の高電圧にし、他のビット線Ｙ２を開放状態に
する。そして、メモリトランジスタＱｌのソース電極が
接続されているソース配線Ｚ１を選択的に例えばＯＶ等
の接地電圧にし、ソース配線Ｚ２を例えば４ｖ等の電圧
にバイアスする。メモリトランジスタＱ３乃至Ｑ６及び
メモリトランジスタＱ９乃至Ｑ１２のゲートは電圧ＯＶ
のワード線Ｘ２□、　Ｘ２１．　Ｘ３１．　Ｘ３２に接
続されているので、これらのメモリトランジスタはオフ
状態であり、チャネル電流は流れず電子注入は発生しな
い。

第２図は第１図に示すメモリトランジスタＱ１＋Ｑ２　
、Ｑ？　、Ｑａを抜き出して示す回路図である。

第２図に示すように、メモリトランジスタＱｌのＶＤＳ
（ビット線Ｙ１−ソース配線Ｚ１間電圧）は８Ｖ、Ｖｏ
ｓ（行デコーダ出力線Ｘ１−ソース配線２１間電圧）は
１３Ｖにバイアスされている。メモリトランジスタＱ１
のプログラミング開始ソース・ドレイン間電圧ＶＩは６
Ｖであるので、メモリトランジスタＱ１にはチャネル電
流が流れプログラミングに十分なホットエレクトロンが
発生し、フローティングゲートへの電子注入が開始され
る。

一方、メモリトランジスタＱ２においてもそのＶＧＳは
ワード線Ｘ、とソース配線Ｚ２との間の電圧差の９ｖで
あるので、メモリトランジスタＱ２にもチャネル電流Ｉ
Ｄ５は流れる。ところが、メモリトランジスタＱ２のＶ
ＤＳは４■であり、これはＶ、、（６Ｖ）より低いので
、メモリトランジスタＱ２はプログラミングされない。

また、メモリトランジスタＱ？　、ＱｓのＶＤｓはソー
ス配線２．−７２間電圧の４■よりも低い電圧であり、
これらは、いずれもＶ＋（６Ｖ）よりも低い電圧である
ので、メモリトランジスタＱ２と同様にメモリトランジ
スタＱ？、Ｑ８もプログラミングされない。

このように、メモリトランジスタＱ１乃至Ｑ１２のうち
、メモリトランジスタＱ１のみがプログラミングされる
。

メモリトランジスタＱ２をプログラミングする場合は、
前記バイアス条件のうちソース配線Ｚ。

を４ｖ、ソース配ｔ！　Ｚ　２を０■に変化させる。ま
た、メモリトランジスタＱ７をプログラミングする場合
には、ビット線Ｙ１を開放し、ビット線Ｙ２を８■にし
、ソース配線Ｚ１をＯＶ、ソース配線Ｚ２を４■にバイ
アスする。また、メモリトランジスタＱ３のプログラミ
ングは行アドレス選択信号に基き、行デコーダ２がワー
ド線Ｘ２を駆動してこれを１３Ｖにし、同様に、行アド
レス選択信号に基き、行デコーダ１，３がワード線Ｘｌ
。

Ｘ３を駆動してこれを０■にし、更に、ビット線Ｙｌを
８■、ビット線Ｙ２を開放、ソース配線Ｚ１を４■、ソ
ース配線Ｚ２をＯＶにすればよい。

同様に代表的なメモリトランジスタのプログラミングバ
イアス条件を下記第１表に示す。

次に、メモリトランジスタＱ１を選択して読出す場合の
例について説明する。行アドレス選択信号により、例え
ば、行デコーダ１乃至３がワード線Ｘ、乃至Ｘ３を夫々
駆動して、ワード線Ｘ１のみを、例えば、５■等の電圧
に、ワード線Ｘ２＋Ｘ３を０■等の低電圧にバイアスす
る。ビット線Ｙ、には例えばＩＶ等の電圧を印加し、ビ
ット線Ｙ２を開放状態にする。ソース配線Ｚｌを、例え
ば、ＯＶ等の低電圧に固定し、ソース配線Ｚ２にはビッ
ト線Ｙ１と同じ電圧（ＩＶ）を印加する。

これにより、メモリトランジスタＱ、乃至Ｑ１２は全て
オフである。そして、メモリトランジスタＱ！のＶｏｓ
は５Ｖ、ＶｏｓはＩＶとなり、メモリトランジスタＱ１
はその閾値（プログラムされている場合の閾値は５■よ
り高く、プログラムされていない場合は５Ｖより低い）
に基きオン、オフする。このため、プログラムされてい
ない場合には閾値が５■より低いので、メモリトランジ
スタはオンとなり、ビット線Ｙｌからメモリトランジス
タＱ＋を介してソース配線Ｚ１に電流が流れ、プログラ
ムされている場合には閾値が５■より高くなっているの
で、オフとなり電流は流れない。メモリトランジスタＱ
２においては■ｆｌｌｓは０■であるからビット線Ｙ１
からソース配線Ｚ２には電流は流れない。従って、ビッ
ト線Ｙ１からの電流の経路はメモリトランジスタＱｌを
通、るものだけに限定される。そこで、ビット線Ｙ１の
電流値を検知することによりメモリトランジスタＱ１の
情報を選択的に読出すことができる。なお、ソース配線
Ｚ２からメモリトランジスタＱｓ　、Ｑ７を介してソー
ス配線Ｚｌに至る電流経路が生じるが、このメモリトラ
ンジスタＱ８．Ｑ７はビット線Ｙ２に接続されていて、
この経路を流れる電流は情報の読出しには無関係である
ので、メモリトランジスタＱ１の選択的読出しに影響を
与えない。

次に、メモリトランジスタＱ２を読出す場合にはソース
配線Ｚ２を０■、ソース配線Ｚ１を１■にし、他は前述
と同一バイアスにすれば、同様にして、メモリトランジ
スタＱ２の選択的な読出しが可能である。代表的なメモ
リトランジスタの読出しバイアス条件を下記第２表に示
す。

以上述べたように、本実施例は行アドレス選択信号に基
き、行デコーダ１乃至３が夫々ワード線Ｘ１乃至Ｘ３を
駆動してワード線のバイアスを決定し、また、ビット線
及びソース配線のバイアス条件を適宜決定することによ
り、選択的にプログラミングすることができ、またその
選択的な読出しが可能である。

第３図は本発明の第２の実施例に係る絶縁ゲート型不揮
発性半導体記憶装置を示す回路図である。

第３図において第１図と同一物には同一符号を付して説
明を省略する。第３図に示す回路が、第１図に示す回路
と異なる点は、ソース配線Ｚ＋、Ｚ２と各メモリトラン
ジスタのソースとの間にＭＯ８型トランジスタＱｓｘ乃
至ＱＳ４を接続していることにある。つまり、トランジ
スタＱＳｌｌＱＳ２のゲートは夫々ワード線Ｘ１１．　
Ｘ１２に接続されており、トランジスタＱｓ３．Ｑｓ４
のゲートは夫々ワード線Ｘ２□、Ｘ２□に接続されてい
る。メモリトランジスタＱｓ、Ｑ７のソースはトランジ
スタＱｓｚを介してソース配線Ｚｌに接続され、メモリ
トランジスタＱ２．Ｑ８のソースはトランジスタＱＳ２
を介してソース配線Ｚ２に接続されている。同様に、メ
モリトランジスタＱ３．Ｑ９のソースはトランジスタＱ
Ｓ３を介してソース配線Ｚ２に接続され、メモリトラン
ジスタＱ　４１　Ｑ　ｔｏのソースはトランジスタＱＳ
４を介してソース配線Ｚ２に接続されている。

この実施例においても、各メモリトランジスタへのプロ
グラミングは第１の実施例と同様のバイアス条件を付与
すればよい、つまり、メモリトランジスタＱｌを選択的
にプログラミングする場合は、例えば、行デコーダ出力
線Ｘ１は１３Ｖ、行デコーダ出力線Ｘ２はＯｖ、ビット
線Ｙ、は８■、ビット線Ｙ２は開放である。

ところで、第１の実施例においては、メモリトランジス
タＱ４のゲートには０■、トレインには高電圧の８ｖが
印加されるので、この状態でソース電圧がＯｖになると
、フローティングゲートとドレイン電極との容量結合に
より、フローティングゲート電極の電位が上昇し、寄生
チャネル電流が流れる。メモリセルアレイを構成するメ
モリトランジスタの数が増加した場合、このようなプロ
。

グラミングされないトランジスタの寄生電流の総和は無
視することができない大きさとなる。

しかしながら、第３図に示す実施例回路においては、Ｍ
ＯＳ型トランジスタＱｓｘ、　ＱＳ２１　Ｑ＄３１Ｑ５
４をメモリトランジスタとソース配線Ｚｌ。

Ｚ２との間に接続しである。従って、例えば、メモリト
ランジスタＱ１をプログラミングする場合、ソース配線
Ｚｌは、例えば、ＯＶ等の低電圧にバイアスされるが、
トランジスタＱＳ４のゲートは行デコーダ２の出力線Ｘ
２によりＯＶに固定されているので、トランジスタＱＳ
４はオフ状態になる。

このため、メモリトランジスタＱ４のソースはソース配
線Ｚｌから切り離されて開放状態となり、寄生チャネル
電流は流れない。トランジスタＱｓｔ＋ＱＳ２はデコー
ダ出力線Ｘ！によりゲート電圧（Ｖａｓ）に１３Ｖ等の
高電圧が印加されているので、オン状態となり、結局、
第１の実施例の場合と同様に、メモリトランジスタＱ１
はプログラミングされる。

また、読出し時も同様にメモリトランジスタとこれに対
応するＭＯ８型トランジスタのゲート電極が同一の行デ
コーダ出力線により印加されるので第１の実施例の場合
と同様に選択的な読出しが可能である。

［発明の効果］以上説明したように一１本発明によれば、２本のワード
線を１個の行デコーダにより駆動している。

そして、第１及び第２のソース配線を設けることにより
選択的なプログラミング及び選択的な読出し動作が可能
である。このように、行デコーダのビット線方向の幅は
各ワード線相互間の間隔の２倍まで許容される。このた
め、行デコーダのパターン設計の自由度が増加し、行デ
コーダのワード線方向の設計幅を短縮することができる
。従って、不必要な配線等を削除することができ、行デ
コーダの装置に占める面積占有率を低減させることがで
きる。このようにして、絶縁ゲート型不揮発性半導体記
憶装置の小型化が可能となり、製造コストが低減する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る絶縁ゲート型不揮
発性半導体記憶装置を示す回路図、第２図は第１図に示
す回路の一部を抜き出して示す回路図、第３図は本発明
の第２の実施例に係る絶縁ゲート型不揮発性半導体記憶
装置を示す回路図、第４図は従来の絶縁ゲート型不揮発
性半導体記憶装置を示す回路図、第５図はメモリトラン
ジスタの動作を示すグラフ図である。１〜３；行デコーダ、Ｑ！〜Ｑ１２１　Ｑ２□〜Ｑ２４
；メモリトランジスタ、Ｑ５１〜Ｑｓ４；ＭＯＳ型トラ
ンジスタ、ｘｔｔ、　ＸＬ２＋　ｘ２．、　ｘ２２．　
Ｘ３１＋Ｘ３□、Ｘ４．Ｘ、、ワード線、Ｙ、、Ｙ２　
　；ビット線、２，２１，２２；ソース配線、Ｘｌ〜Ｘ
。；行デコーダ出力線

Claims

【特許請求の範囲】

（１）浮遊ゲート電極を有する絶縁ゲート型不揮発性メ
モリトランジスタが行列状に配置されたメモリセルマト
リクスと、このメモリセルマトリクスの各行毎にその行
に属するメモリトランジスタ群のゲート電極の相互間を
接続するワード線と、前記メモリセルマトリクスの各列
毎にその列に属するメモリトランジスタ群のソース電極
又はドレイン電極のうちの一方の電極の相互間を接続す
るビット線と、行アドレス選択信号により選択されて前
記ワード線のうち２本づつを同時に駆動する複数個の行
デコーダと、各行デコーダに接続された２本のワード線
のうちの一方のワード線に接続されたメモリトランジス
タ群のソース電極又はドレイン電極のうちの他方の電極
に接続された第１のソース配線と、前記２本のワード線
のうちの他方のワード線に接続されたメモリトランジス
タ群のソース電極又はドレイン電極のうちの他方の電極
に接続された第２のソース配線と、を有することを特徴
とする絶縁ゲート型不揮発性半導体記憶装置。
（２）そのソースドレインが前記第１のソース配線に介
装されそのゲート電極が前記一方のワード線に接続され
たＭＯＳ型トランジスタと、そのソースドレインが前記
第２のソース配線に介装されそのゲート電極が前記他方
のワード線に接続されたＭＯＳ型トランジスタと、を有
することを特徴とする特許請求の範囲第１項に記載の絶
縁ゲート型不揮発性半導体記憶装置。