JPH0770234B2

JPH0770234B2 - 絶縁ゲート型不揮発性半導体記憶装置

Info

Publication number: JPH0770234B2
Application number: JP27699087A
Authority: JP
Inventors: 昌司小山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-31
Filing date: 1987-10-31
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH01119992A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は遊離ゲート電極を有する絶縁ゲート型不揮発性
メモリトランジスタを備えた絶縁ゲート型不揮発性半導
体記憶装置に関する。

［従来の技術］浮遊ゲート電極を有する絶縁ゲート型不揮発性半導体記
憶装置は、製造方法が容易であり、保持特性が良好であ
る等の利点を有するため広く普及している。この種の不
揮発性半導体記憶装置として、近時、高集積度の紫外線
消去型不揮発性記憶装置（以下、EPROMという）が開発
されている。このEPROMは電気的に情報をプログラムす
ると共に読出すことができるものであり、そのメモリセ
ルアレイ及びデコード回路として種々のものが提案され
ている。

第４図は従来のEPROMを示す回路図である。遊離ゲート
型不揮発性メモリトランジスタ（以下、メモリトランジ
スタという）Q₂₁,Q₂₃のゲートはワード線X₄を介して行
デコーダ１に接続されており、メモリトランジスタQ₂₂,
Q₂₄のゲートはワード線X₅を介して行デコーダ２に接続
されている。メモリトランジスタQ₂₁,Q₂₂のドレインは
ビット線Y₁に接続され、メモリトランジスタQ₂₃,Q₂₄の
ドレインはビット線Y₂接続されている。メモリトランジ
スタQ₂₁乃至Q₂₄のソースはソース配線Ｚに共通接続され
ており、このソース配線Ｚは通常接地電位に固定されて
いる。行デコーダ1,2には行アドレス選択信号が入力さ
れ、この選択信号に基き選択された方の行デコーダ１又
は２に接続されたワード線に所定の電圧を印加する。

次に、メモリトランジスタをプログラムする場合につい
て、第５図を参照して説明する。第５図の横軸はメモリ
トランジスタのソース・ドレイン間電圧（以下、V_DSと
いう）であり、縦軸はメモリトランジスタのチャネル電
流I_DSである。そして、メモリトランジスタのソース・
ゲート間電圧（以下、V_GSという）として13Vを印加した
状態において、V_DSを0Vから順次上昇させてチャネル電
流I_DSの変化を求め、その軌跡を図示したものである。
第５図に示すように、V_DSが比較的低電圧である場合
は、ホットエレクトロンの発生が充分ではないので、メ
モリトランジスタのプログラミングは生じない。そし
て、メモリトランジスタのV_DSが上昇して電圧V_iを超え
ると、ホットエレクトロンが充分発生し、フローティン
グゲートに電子が注入され始めてプログラミングが開始
される。この電圧V_iをプログラム開始ソース・ドレイン
間電圧といい、V_DSがV_iになると、電子がフローティン
グゲートに注入されるので、チャネル電流I_DSは一旦減
少する。また、メモリトランジスタの閾値はフローティ
ングゲートへの電子の注入により上昇する。

いま、メモリトランジスタQ₂₁を選択的にプログラミン
グする場合、例えば、行デコータ１が行アドレス選択信
号に基きワード線X₄を13V等の高電圧にし、同様に行デ
コーダ２がワード線X₅を0V等の低電圧にする。また、ビ
ット線Y₁を例えば8V等の高電圧にし、ビット線Y₂を0V等
の低電圧に固定する。そして、メモリトランジスタQ₂₁
乃至Q₂₄のV₁は6Vであるとする。前記バイアス条件にお
いては、メモリトランジスタQ₂₁のV_DSは8Vであるので、
メモリトランジスタQ₂₁はプログラミングされる。一
方、メモリトランジスタQ₂₂乃至Q₂₄は、V_GSが0Vである
か又はV_DSが0Vであるので、チャネル電流I_DSは流れず、
そのフローティングゲートには電子が注入されない。

次に、メモリトランジスタQ₂₁のデータを選択して読出
す場合には、行アドレス選択信号に基き行デコーダ1,2
が、例えば、ワード線X₄を駆動してこれを5V等とし、ワ
ード線X₅を駆動してこれを0V等とする。また、ビット線
Y₁を1V等とし、ビット線Y₂を例えば0V等の電圧にバイア
スする。なお、メモリトランジスタがプログラムされて
いない場合は、その閾値が5V未満であり、また、プログ
ラムされている場合は閾値が5Vよりも高い電圧に上昇し
ているものとする。メモリトランジスタQ₂₁のV_GSには5V
が印加されているので、メモリトランジスタQ₂₁がプロ
グラムされていないときは、メモリトランジスタQ₂₁は
オンとなり、ビット線Y₁を介してソース配線Ｚに電流が
流れる。逆に、メモリトランジスタQ₂₁がプログラム状
態にある場合は、閾値が5Vより高いので、メモリトラン
ジスタQ₂₁はオフとなり電流はビット線Y₁を介して流出
しない。このビット線Y₁を流れる電流の有無をセンスア
ンプにより検知して、検知結果を“1",“0"に対応させ
る。なお、読出し時のV_DSは1Vであり、V₁に比して十分
低いので誤プログラムが発生することはない。

［発明が解決しようとする問題点］しかしながら、従来の不揮発性半導体記憶装置において
は、メモリトランジスタは、各ワード線に行デコーダを
接続して、行アドレス選択信号をこの行デコーダに与え
ることにより選択される。このため、各ワード線に対し
て１個の行デコーダが必要となる。従って、行デコーダ
を半導体基板に構成する場合、ビット線方向の行デコー
ダの幅はビット線方向のメモリトランジスタの幅と同一
か又はそれ以下である必要がある。

ところで、EPROMが高集積化されるにつれて単一メモリ
トランジスタで構成されるメモリセルのサイズは縮小さ
れている。一方、行デコーダは複数のトランジスタで構
成されるので、縮小化が困難であり、また十分なワード
線駆動能力が必要であることから、トランジスタ能力に
直結するトランジスタチャネル幅を小さくすることがで
きない。このため、行デコーダはメモリトランジスタほ
ど縮小することが困難であり、設計の自由度が少ない。
従って、実際の行デコーダのパターンは極めて横長のパ
ターンになり行デコーダが半導体装置全体に占める面積
占有率が大きい。このため、行デコーダの縮小が困難で
あることが、EPROMの高集積化を阻む要因になってい
る。

本発明はかかる問題点に鑑みてなされたものであって、
行デコーダの面積占有率を低減することによりその面積
が縮小された絶縁ゲート型不揮発性半導体記憶装置を提
供することを目的とする。

［問題点を解決するための手段］本発明に係る絶縁ゲート型不揮発性半導体記憶装置は、
遊離ゲート電極を有する絶縁ゲート型不揮発性メモリト
ランジスタが行列状に配置されたメモリセルマトリクス
と、このメモリセルマトリクスの各行毎にその行に属す
るメモリトランジスタ群のゲート電極の相互間を接続す
るワード線と、前記メモリセルマトリクスの各行毎にそ
の列に属するメモリトランジスタ群のドレイン電極の相
互間を接続するビット線と、行アドレス選択信号により
選択されて前記ワード線のうち２本づつを同時に駆動す
る複数個の行デコーダと、各行デコーダに接続された２
本のワード線のうちの一方のワード線に接続されたメモ
リトランジスタ群のソース電極の相互間を接続する第１
のソース配線と、前記２本のワード線のうちの他方のワ
ード線に接続されたメモリトランジスタ群のソース電極
の相互間を接続する第２のソース電極と、そのゲート電
極が前記一方のワード線に接続されそのドレイン電極が
前記第１のソース配線に接続された第１のMOS型トラン
ジスタと、この第１のMOS型トランジスタのソース電極
に接続された第３のソース配線と、そのゲート電極が前
記他方のワード線に接続されそのドレイン電極が前記第
２のソース配線に接続された第２のMOS型トランジスタ
と、この第２のMOS型トランジスタのソース電極に接続
された第４のソース配線と、を有することを特徴とす
る。

［作用］本発明においては、絶縁ゲート型不揮発性メモリトラン
ジスタを選択的にプログラムする場合は、行アドレス選
択信号に基き所定の行デコーダが２本のワード線を駆動
し、この２本のワード線に高電圧を印加する。また、他
のデコーダに接続されたワード線は、例えば、0Vに固定
される。そして、プログラムすべきメモリトランジスタ
が接続されているビット線にも高電圧を印加し、他のビ
ット線を、例えば、0Vに固定しておく。

一方、プログラムすべきメモリトランジスタには第１間
は第２のソース配線のうち一方が接続されており、これ
を、例えば、0Vとする。そして、他方のソース配線を所
定の電圧としている。

メモリトランジスタをプログラムするためには、そのソ
ース・ゲート間電圧及びソース・ドレイン間電圧をある
電圧より高電圧にする必要がある。

このため、プログラムすべきメモリトランジスタには、
そのゲート電圧はワード線を高電圧にすることにより高
電圧が印加されており、また、そのドレイン電極に接続
されたビット線を高電圧とし、ソース配線を0Vにするか
ら、ソース・ドレイン間電圧も高電圧である。従って、
上記条件を満たすから、このメモリトランジスタはプロ
グラムされている。

一方、高電圧が印加された２本のワード線に接続された
他のトランジスタのうち、電圧が0Vの他のビット線に接
続されたものはプログラムされない。また、プログラム
すべきメモリトランジスタと、ビット線を共通にする
（つまり、高電圧のビット線に接続された）他のメモリ
トランジスタは所定の電圧（0Vよりも高い電圧）のソー
ス配線に接続されているから、ソース・ドレイン間電圧
は低い。従って、この他のメモリトランジスタもプログ
ラムされない。結局、プログラムされるべきメモリトラ
ンジスタのみがプログラムされる。この場合に、高電圧
が印加されたワード線に接続されているMOS型トランジ
スタはオン状態となり、それ以外のMOS型トランジスタ
はオフ状態となる。これにより、プログラムされるメモ
リトランジスタ以外のトランジスタに寄生電流が流れる
ことを防止できる。

そして、メモリトランジスタを選択的に読出す場合は、
行アドレス選択信号に基き所定の行デコーダが２本のワ
ード線を駆動し、この２本のワード線を所定のワード線
電圧にする。また、他のワード線を、例えば、0Vに固定
する。そして、読出すべきメモリトランジスタと接続さ
れているビット線を所定のビット線電圧とし、他のビッ
ト線を、例えば、0Vとする。また、第１又は第２のソー
ス配線のうち読出すべきメモリトランジスタに接続され
ている方のソース配線を、例えば、0Vとし、他方のソー
ス配線を、例えば、前記所定のビット線電圧と同一の電
圧とする。

そうすると、選択された２本のワード線以外の他のワー
ド線は0Vであるので、これに接続されるメモリトランジ
スタはオフ状態である。また、ビット線と第１又は第２
のソース配線との間の電圧差によりオンとなるのは、前
記所定のビット線電圧のビット線と0Vに固定されたソー
ス配線とに接続された読出すべきメモリトランジスタの
みである。

メモリトランジスタの閾値はプログラム状態とプログラ
ムされていない状態とでは変化しているので、前記バイ
アス条件において、選択された２本のワード線の所定の
ワード線電圧をこの２つの閾値の中間の電圧とすれば、
読出すべきメモリトランジスタに電流が流れるか否かを
検知することにより記憶された情報を判断することがで
きる。

［実施例］以下、添付の図面を参照して本発明の実施例について説
明する。第１図は絶縁ゲート型不揮発性半導体記憶装置
を示す回路図、第２図はその一部分を示す回路図であ
る。メモリトランジスタQ₁乃至Q₁₂は格子状に配設され
ており、メモリトランジスタQ₁,Q₇,Q₄,Q₁₀,Q₅,Q₁₁のソ
ースはソース配線Z₁に共通接続され、メモリトランジス
タQ₂,Q₈,Q₃,Q₉,Q₆,Q₁₂のソースはソース配線Z₂に共通接
続されている。メモリトランジスタQ₁乃至Q₆のドレイン
はビット線Y₁に、メモリトランジスタQ₇乃至Q₁₂のドレ
インはビット線Y₂に接続されている。

行デコーダ１は行アドレス選択信号に基き行デコーダ出
力線X₁を駆動する。行デコーダ出力線X₁はワード線X₁₁,
X₁₂に分岐され、ワード線X₁₁はメモリトランジスタQ₁,Q
₇のゲートに接続され、ワード線X₁₂はメモリトランジタ
Q₂,Q₈のゲートに接続されている。同様に、行デコーダ
2,3は行アドレス選択信号により夫々行デコーダ出力線X
₂,X₃を駆動する。そして、デコーダ出力線X₂及び行デコ
ーダ出力線X₃は夫々ワード線X₂₂,X₂₁及びワード線X₃₁,X
₃₂に分岐され、ワード線X₂₂はメモリトランジスタQ₃,Q₉
のゲートに、ワード線X₂₁はメモリトランジスタQ₄,Q₁₀
のゲートに、ワード線X₃₁はメモリトランジスタQ₅,Q₁₁
のゲートに、ワード線X₃₂はメモリトランジスタQ₆,Q₁₂
のゲートに夫々接続されている。

また、メモリトランジスタQ₁乃至Q₁₂のV_iは、例えば、6
V等の電圧である。

次に、このように構成された絶縁ゲート型不揮発性半導
体記憶装置の動作について説明する。

先ず、メモリトランジスタQ₁をプログラミングする場合
を例にとって説明する。行アドレス選択信号は行デコー
ダ１を選択し、この行デコーダ１は行デコーダ出力線X₁
を駆動し、これを、例えば、13V等の高電圧にバイアス
する。この場合、他の行デコーダ出力線X₂,X₃は行デコ
ーダ2,3により、例えば0V等の低電圧にバイアスされ
る。また、メモリトランジスタQ₁のドレイン電極に接続
されているビット線Y₁のみを、例えば、8V等の高電圧に
し、他のビット線Y₂を開放状態にする。そして、メモリ
トランジスタQ₁のソース電極が接続されているソース配
線Z₁を選択的に例えば0V等の接地電圧にし、ソース配線
Z₂を例えば4V等の電圧にバイアスする。メモリトランジ
スタQ₃乃至Q₆及びメモリトランジスタQ₉乃至Q₁₂のゲー
トは電圧0Vのワード線X₂₂,X₂₁,X₃₁,X₃₂に接続されてい
るので、これらのメモリトランジスタはオフ状態であ
り、チャネル電流は流れず電子注入は発生しない。

第２図は第１図に示すメモリトランジスタQ₁,Q₂,Q₇,Q₈
を抜き出して示す回路図である。第２図に示すように、
メモリトランジスタQ₁のV_DS（ビット線Y₁−ソース配線Z
₁間電圧）は8V、V_GS（行デコーダ出力線X₁−ソース配線
Z₁間電圧）は13Vにバイアスされている。メモリトラン
ジスタQ₁のプログラミング開始ソース・ドレイン間電圧
V_iは6Vであるので、メモリトランジスタQ₁にはチャネル
電流が流れプログラミングに十分なホットエレクトロン
が発生し、フローティングゲートへの電子注入が開始さ
れる。一方、メモリトランジスタQ₂においてもそのV_GS
はワード線X₁とソース配線Z₂との間の電圧差の9Vである
ので、メモリトランジスタQ₂にもチャネル電流I_DSは流
れる。ところが、メモリトランジスタQ₂のV_DSは4Vであ
り、これはV_i（6V）より低いので、メモリトランジスタ
Q₂はプログラミングされない。また、メモリトランジス
タQ₇,Q₈のV_DSはソース配線Z₁−Z₂間電圧の4Vよりも低い
電圧であり、これらは、いずれもV_i（6V）よりも低い電
圧であるので、メモリトランジスタQ₂と同様にメモリト
ランジスタQ₇,Q₈もプログラミングされない。このよう
に、メモリトランジスタQ₁乃至Q₁₂のうち、メモリトラ
ンジスタQ₁のみがプログラミングされる。

メモリトランジスタQ₂をプログラミングする場合は、前
記バイアス条件のうちソース配線Z₁を4V、ソース配線Z₂
を0Vに変化させる。また、メモリトランジスタQ₇をプロ
グラミングする場合には、ビット線Y₁を開放し、ビット
線Y₂を8Vにし、ソース配線Z₁を0V、ソース配線Z₂を4Vに
バイアスする。また、メモリトランジスタQ₃のプログラ
ミングは行アドレス選択信号に基き、行デコーダ２がワ
ード線X₂を駆動してこれを13Vにし、同様に、行アドレ
ス選択信号に基き、行デコーダ1,3がワード線X₁,X₃を駆
動してこれを0Vにし、更に、ビット線Y₁を8V、ビット線
Y₂を開放、ソース配線Z₁を4V、ソース配線Z₂を0Vにすれ
ばよい。同様に代表的なメモリトランジスタのプログラ
ミングバイアス条件を下記第１表に示す。

次に、メモリトランジスタQ₁を選択して読出す場合の例
について説明する。行アドレス選択信号により、例え
ば、行デコーダ１乃至３がワード線X₁乃至X₃を夫々駆動
して、ワード線X₁のみを、例えば、5V等の電圧に、ワー
ド線X₂,X₃を0V等の低電圧にバイアスする。ビット線Y₁
には例えば1V等の電圧を印加し、ビット線Y₂を開放状態
にする。ソース配線Z₁を、例えば、0V等の低電圧に固定
し、ソース配線Z₂にはビット線Y₁と同じ電圧（1V）を印
加する。これにより、メモリトランジスタQ₃乃至Q₁₂は
全てオフである。そして、メモリトランジスタQ₁のV_GS
は5V,V_DSは1Vとなり、メモリトランジスタQ₁はその閾値
（プログラムされている場合の閾値は5Vより高く、プロ
グラムされていない場合は5Vより低い）に基きオン，オ
フする。このため、プログラムされていない場合には閾
値が5Vより低いので、メモリトランジスタはオンとな
り、ビット線Y₁からメモリトランジスタQ₁を介してソー
ス配線Z₁に電流が流れ、プログラムされている場合には
閾値が5Vより高くなっているので、オフとなり電流は流
れない。メモリトランジスタQ₂においてはV_DSは0Vであ
るからビット線Y₁からソース配線Z₂には電流は流れな
い。従って、ビット線Y₁からの電流の経路はメモリトラ
ンジスタQ₁を通るものだけに限定される。そこで、ビッ
ト線Y₁の電流値を検知することによりメモリトランジス
タQ₁の情報を選択的に読出すことができる。なお、ソー
ス配線Z₂からメモリトランジスタQ₈,Q₇を介してソース
配線Z₁に至る電流経路が生じるが、このメモリトランジ
スタQ₈,Q₇はビット線Y₂に接続されていて、この経路を
流れる電流は情報の読出しには無関係であるので、メモ
リトランジスタQ₁の選択的読出しに影響を与えない。

次に、メモリトランジスタQ₂を読出す場合にはソース配
線Z₂を0V、ソース配線Z₁を1Vにし、他は前述と同一バイ
アスにすれば、同様にして、メモリトランジスタQ₂の選
択的な読出しが可能である。代表的なメモリトランジス
タの読出しバイアス条件を下記２表に示す。

以上述べたように、この絶縁ゲート型不揮発性半導体記
憶装置は行アドレス選択信号に基き、行デコーダ１乃至
３が夫々ワード線X₁乃至X₃を駆動してワード線のバイア
スを決定し、また、ビット線及びソース配線のバイアス
条件を適宜決定することにより、選択的にプログラミン
グすることができ、またその選択的な読出しが可能であ
る。

第３図は本発明の実施例に係る絶縁ゲート型不揮発性半
導体記憶装置を示す回路図である。第３図において第１
図と同一物には同一符号を付して説明を省略する。第３
図に示す回路が、第１図に示す回路と異なる点は、ソー
ス配線Z₁,Z₂（第３及び第４のソース配線）と各メモリ
トランジスタのソース間を接続する配線（第１及び第２
のソース配線）との間にMOS型トランジスタQ_S1乃至Q_S4
を接続していることにある。つまり、トランジスタQ_S1,
Q_S2のゲートは夫々ワード線X₁₁,X₁₂に接続されており、
トランジスタQ_S3,Q_S4のゲートは夫々ワード線X₂₂,X₂₁に
接続されている。メモリトランジスタQ₁,Q₇のソースは
トランジスタQ_S1を介してソース配線Z₁に接続され、メ
モリトランジスタQ₂,Q₈のソースはトランジスタQ_S2を介
してソース配線Z₂に接続されている。同様に、メモリト
ランジスタQ₃,Q₉のソースはトランジスタQ_S3を介してソ
ース配線Z₂に接続され、メモリトランジスタQ₄,Q₁₀のソ
ースはトランジスタQ_S4を介してソース配線Z₂に接続さ
れている。

この実施例においても、各メモリトランジスタへのプロ
グラミングは図１に示す絶縁ゲート型不揮発性半導体記
憶装置と同様のバイアス条件を付与すればよい。つま
り、メモリトランジスタQ₁を選択的にプログラミングす
る場合は、例えば、行デコーダ出力線X₁は13V、行デコ
ーダ出力線X₂は0V、ビット線Y₁は8V、ビット線Y₂は開放
である。

ところで、図１に示す絶縁ゲート型不揮発性半導体記憶
装置においては、メモリトランジスタQ₄のゲートには0
V、ドレインには高電圧の8Vが印加されるので、この状
態でソース電圧が0Vになると、フローティングゲートと
ドレイン電極との容量結合により、フローティングゲー
ト電極の電位が上昇し、寄生チャネル電流が流れる。メ
モリセルアレイを構成するメモリトランジスタの数が増
加した場合、このようなプログラミングされないトラン
ジスタの寄生電流の総和は無視することができない大き
さとなる。

しかしながら、第３図に示す実施例回路においては、MO
S型トランジスタQ_S1,Q_S2,Q_S3,Q_S4をメモリトランジスタ
とソース配線Z₁,Z₂との間に接続してある。従って、例
えば、メモリトランジスタQ₁をプログラミングする場
合、ソース配線Z₁は、例えば、0V等の低電圧にバイアス
されるが、トランジスタQ_S4のゲートは行デコーダ２の
出力線X₂により0Vに固定されているので、トランジスタ
Q_S4はオフ状態になる。このため、メモリトランジスタQ
₄のソースはソース配線Z₁から切り離されて開放状態と
なり、寄生チャネル電流は流れない。トランジスタQ_S1,
Q_S2はデコーダ出力線X₁によりゲート電圧（V_GS）に13V
等の高電圧が印加されているので、オン状態となり、結
局、図１に示す絶縁ゲート型不揮発性半導体記憶装置の
場合と同様に、メモリトランジスタQ₁はプログラミング
される。

また、読出し時も同様にメモリトランジスタとこれに対
応するMOS型トランジスタのゲート電極が同一の行デコ
ーダ出力線により印加されるので図１に示す絶縁ゲート
型不揮発性半導体記憶装置の場合と同様に選択的な読出
しが可能である。

［発明の効果］以上説明したように、本発明によれば、２本のワード線
を１個の行デコーダにより駆動している。そして、第１
及び第２のソース配線を設けることにより選択的なプロ
グラミング及び選択的な読出し動作が可能である。この
ように、行デコーダのビット線方向の幅は各ワード線相
互間の間隔の２倍まで許容される。このため、行デコー
ダのパターン設計の自由度が増加し、行デコーダのワー
ド線方向の設計幅を短縮することができる。従って、不
必要な配線等を削除することができ、行デコーダの装置
に占める面積占有率を低減させることができる。このよ
うにして、絶縁ゲート型不揮発性半導体記憶装置の小型
化が可能となり、製造コストが低減する。

【図面の簡単な説明】

第１図は絶縁ゲート型不揮発性半導体記憶装置を示す回
路図、第２図は第１図に示す回路の一部を抜き出して示
す回路図、第３図は本発明の実施例に係る絶縁ゲート型
不揮発性半導体記憶装置を示す回路図、第４図は従来の
絶縁ゲート型不揮発性半導体記憶装置を示す回路図、第
５図はメモリトランジスタの動作を示すグラフ図であ
る。１〜3;行デコーダ、Q₁〜Q₁₂,Q₂₁〜Q₂₄;メモリトランジ
スタ、Q_S1〜Q_S4;MOS型トランジスタ、X₁₁,X₁₂,X₂₁,X₂₂,
X₃₁,X₃₂,X₄,X₅;ワード線、Y₁,Y₂;ビット線、Z,Z₁,Z₂;ソ
ース配線、X₁〜X₃;行デコーダ出力線

Claims

【特許請求の範囲】

【請求項１】浮遊ゲート電極を有する絶縁ゲート型不揮
発性メモリトランジスタが行列状に配置されたメモリセ
ルマトリクスと、このメモリセルマトリクスの各行毎に
その行に属するメモリトランジスタ群のゲート電極の相
互間を接続するワード線と、前記メモリセルマトリクス
の各列毎にその列に属するメモリトランジスタ群のドレ
イン電極の相互間を接続するビット線と、行アドレス選
択信号により選択されて前記ワード線のうち２本づつを
同時に駆動する複数個の行デコーダと、各行デコーダに
接続された２本のワード線のうちの一方のワード線に接
続されたメモリトランジスタ群のソース電極の相互間を
接続する第１のソース配線と、前記２本のワード線のう
ちの他方のワード線に接続されたメモリトランジスタ群
のソース電極の相互間を接続する第２のソース配線と、
そのゲート電極が前記一方のワード線に接続されたその
ドレイン電極が前記第１のソース配線に接続された第１
のMOS型トランジスタと、この第１のMOS型トランジスタ
のソース電極に接続された第３のソース配線と、そのゲ
ート電極が前記他方のワード線に接続されそのドレイン
電極が前記第２のソース配線に接続された第２のMOS型
トランジスタと、この第２のMOS型トランジスタのソー
ス電極に接続された第４のソース配線とを有することを
特徴とする絶縁ゲート型不揮発性半導体記憶装置。