JPH01120047A - 結晶薄膜の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は結晶薄膜の製造方法に係り、特に、高性能で高
信頼性の電界効果トランジスタやバイポーラトランジス
タ等の電気回路素子を作製しうる高品質のＳＯＩ構造を
形成しうる結晶薄膜の製造方法に関する。

〔従来の技術〕

現代における情報システムを支える一分野としてエレク
トロニクスがある。その発展の為に、大規模集積口＠（
ＬＳＩ）の進歩が欠かせない。

次代のＬＳＩの構想としてｒ三次元集積回路」が期待さ
れている。これは、従来の、Ｓｉ基板表面に電子回路を
作製するという、いわば２次元的な発想から、層間絶縁
膜を介して電子回路層を積層する（面内（２次元）十高
さ方向（１次元）のＬＳＩ構築）という３次元的な発想
への転換である。この構想が具体化するか否かは、電子
回路を作り込むＳｉ層を、絶縁膜の上に、結晶欠陥（転
位等）の無い完全な単結晶の形態で形成できるか否かに
かかつている。

絶縁膜の上に単結晶Ｓｉ層を形成する技術をＳ　ＯＩ　
（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｔａｔｏｒ）技術と
呼ぶ。

Ｓｉ層にＬＳＩを作り込み、その上にＳＯＩ構造を形成
し、また、その新たにできたＳｉ層にＬＳＩを作り込む
、このような手順をくり返す事により三次元集積回路は
完成する。したがって、ＳＯＩ形成時に、既にある下層
のＬＳＩの損傷を与えない事が必要で、それゆえ、ＳＯ
Ｉ技術は８００℃以下の低温技術でなければならない、
このような観点から、いくつかあるＳＯＩ技術のうち、
６００℃程度で行なえる「固相エピタキシャル成長を利
用したＳＯＩ技術」が最も有望である。

この技術は、単結晶Ｓｉ基板１上に部分的に穴をあけた
Ｓｉ○２膜２を形成し、その上に非晶質Ｓｉ３を堆積し
、その後６００℃程度の熱処理を行なうプロセスである
。非晶質Ｓｉ３は、熱処理により、上記５ｉＯｚ膜穴部
（シード領域５と呼ぶ）の基板と接しているところから
Ｓｉ○２膜２上まで、漸次単結晶化してゆく（第２図）
、これに関連した文献としては、第１５回、固体素子お
よび材料コンファレンス（東京、１９８３）のエクステ
ンプイド・アブストラクト、第８９〜９２頁　（Ｅｘｔ
ｅｎｄｅｄ　　Ａｂｓｔｒａｃｔｓ　　ｏｆ　　ｔｈｅ
　　１５ｔｈ　　Ｃｏｎｆｅｒｅ−ｎｃｅ　ｏｎ　５ｏ
ｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔ
ｅｒｉａｌｓ。

Ｔｏｋｙｏ、１９８３．　ｐｐ、８９−９２）がある。

〔発明が解決しようとする問題点〕

上記従来技術でＳｏ■構造を形成すると、５ｉＯｚ膜２
端近傍のシード領域内、および５ｉＯｚ膜２上において
、第３図に示すように、結晶欠陥（転位）６を高密度に
含んだＳｉ結晶４が形成される。

この理由は以下の通りである。

結晶Ｓｉに比べ、非晶質Ｓｉの密度は小さい。

その為、結晶化に伴ってＳｉ層の体積収縮が生じる。第
２，３図に示した構造においては、第４図中、矢印７に
て示した方向に収縮しようとする。

この際、膜表面に垂直な方向の収縮は問題なく完了する
が、平行方向の収縮は、シード領域５間で引き合ってし
まう為、および、下地Ｓｉ○２ｗ１２を介して基板Ｓｉ
ｌに固着されている為、Ｓｉ膜中への応力の導入を伴っ
て達成される。この応力は１０θ〜１０”ｄ　ｙ　ｎ　
／　ｃ　ｍ”の大きなものであるので、結晶中に転位が
導入される。

本発明の目的は、上記応力を解消する事により、結晶欠
陥の発生を伴わない「固相エピタキシャル成長を利用し
たＳＯＩ技術」を提供する事である。

〔問題点を解決するための手段〕

上記目的は（１）シード領域間の任意の場所で非晶質Ｓ
ｉ膜を切断し、かつ（２）結晶成長の際の下地絶縁層に
ポリイミドやガスなどのＳｉよりもヤング率の小さな材
料を採用するＪＳｉのヤング率は１．６７　Ｘ　１０”
ｄ　ｙ　ｎ／　０ｍ２）事により達成される。その原理
図を第１図に示す。

〔作用〕

シード領域間での非晶質Ｓｉ膜の切断は１体積収縮の際
のシード領域間の［引っ張り合い」を解消し、下地の低
ヤング率材料は、やわらかいので。

基板Ｓｉによる束縛からＳｉ膜を解放する。これにより
、Ｓｉ膜表面に平行な方向の体積収縮も応力を伴う事な
く完了し、それゆえ、結晶欠陥の発生も回避できる。

〔実施例〕

［実施例１］ 以下に、下地絶縁層に乾燥窒素を用いて無欠陥のＳＯＩ
構造を作り、しかる後に、そこにＭＯＳ型（Ｍｅｔａｌ
−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ型）の電界
効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆａｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ　：　ＦＥＴ）を作製した例を説明する
。

第５図に示すように、単結晶Ｓｉ基板１の上に、厚さ４
０００人のＳｉ○２膜２を形成し、通常のホトリソグラ
フィ技術を用いてこれを長方形の島に分離した。この際
、５ｉＯｚ膜のかわりに５ｉａＮｉ等、他の絶縁膜、あ
るいは金属、異種半導体等、Ｓｉとのエツチング速度比
を充分とれる物ならば何を用いてもよい、また、島の形
状は、円形、正方形、楕円形、その他適宜な形状を用い
てよい、さらに、５ｉＯｚ膜を島状に残すのとは逆に、
５ｉＯｚ膜の所々に長方形の穴をあけ、これを用いても
よい、この時の穴の形は長方形のみならず、適宜な形で
良い事は上記の島状形成の場合と同様である。

この上に、電子ビーム加熱蒸着法によりＳｉを堆積し、
厚さ６０００人の非晶質Ｓｉ膜３を形成した（第６図）
、蒸着時の基板温度は１００℃とした。蒸着法にかえて
化学気相堆積法（ＣｈｅｍｉｃａｌＶａｐｏｒ　Ｄｅｐ
ｏｓｉｔｉｏｎ　：　ＣＶ　Ｄ　）を用いて非晶質Ｓｉ
膜３を形成しても良い、非晶質Ｓｉ膜の緻密化を目的と
して真空中で４５０’、１時間の熱処理を行った。その
後、レジストマスクを用いてエツチングする事により、
この非晶質Ｓｉ膜３を島状にパターンニングした（第７
図）、この時、非晶質Ｓｉ膜３が１ケ所でだけ基板Ｓｉ
ｌと接するように島の位置および形状を設計した。エツ
チング液にはＨＦ　−ＨＮ　Ｏｓ混合液を用いたが、他
の液や、ドライエツチングを用いてもさしつかえない。

その後、ＨＦ水溶液に試料を浸す事により、ＳｉＯ２膜
２を選択的に除去し、第８図に示す構造とした。もちろ
ん、Ｓｉと５ｉＯｚとの選択比を充分にとれるなら、他
のエツチング液・ガスでもかまわない。

この試料を乾燥窒素中で６００℃、１０時間の熱処理す
ることにより同相エピタキシャル成長を行ない、非晶ｌ
Ｒ８１３を結晶化させた。結晶化したＳｉ中に結晶欠陥
の無い事は、透過型電子顕微鏡によるａｍで確認した。

これに熱酸化を施して、厚さ３８０人の良質な５ｉＯｚ
＠２で表面を覆い。

その後１通常のプロセスを用いて、結晶化したＳｉ４上
にＭＯＳＦＥＴを作製した。第９図に、その結果の断面
図を示す。なお、熱酸化に替えて、プラズマ酸化等を用
いてもよいし、５ｉＯｚでな（ＳｉａＮ＋等の他の絶縁
膜に替えてもよい、また、この後、結晶化したＳｉ４下
の空隙１２に、電気的に活性なＰ、Ｂ、Ａｓ等の不純物
を添加した多結晶Ｓｉ、もしくは、Ｗ等の金属を埋め込
めば、第１０図に示すように、ＭＯＳＦＥＴの下層にも
ゲート電極８を設置する事ができる。このＦＥＴでは上
下２つのゲート電極８により駆動するので、伝達コンダ
クタンスが２倍になり、性能が向上する。

［実施例２］ 実施例１にて述べた手順を用い、第８図に示す構造を形
成し、固相エピタキシャル成長により、非晶質Ｓｉ３を
結晶化した。その後、やはり熱酸化法により、厚さ４５
０人の良質な５ｉｆｔ膜２をＳｉ表面に形成した。その
上で、ＣＶＤ法により、結晶化したＳｉ４下の空隙１２
に５ｉＯｚ２を埋め込んだ（第１１図）、この時、結晶
化したＳｉ４上にも５ｉＯｚ２が堆積してしまうので。

引き続き、ドライエツチングを利用した方向性エツチン
グによりこれを除去し、第１２図、に示す構造とした。

この後、通常のプロセスを用いて、結晶化したＳｉ４上
にＭＯＳＦＥＴを作製した。その結果の断面図を第１３
図に示す、５ｉＯｚに替えて他の絶縁膜を用いてもよく
、この点、実施例１と同様である。

［実施例３］ 下地絶縁層にポリイミドを使って無欠陥のＳＯＩ構造を
作り、そこにＭＯＳＦＥＴを作製した例を以下に述べる
。

単結晶Ｓｉ基板ｌの上に、ポリアミド酸ワニスをスピン
・コートし、４００℃で硬化させて厚さ５０００人の高
耐熱ポリイミド膜９を作った。これを、マスクを使った
異方性エツチングにより長方形の島に分離した。上記膜
以外でも、後工程のＳｉ結晶化温度でヤング率がＳｉよ
りも小さいか、もしくは粘性流動状態になる材料であれ
ばかまわない、少々堅いが、ＳｉＯ２膜（ヤング率、６
．８Ｘ　１０”ｄ　ｙ　ｎ／ａｍ”　）も使える。また
、適宜な形状の島、穴に成形してよく、この点、実施例
１と同様である。

この後、実施例１と同様の工程を行ない、第７図に示す
構造を形成した（但し、ここでは、５ｉＯｚ膜２のかわ
りにポリイミド膜９が用いられてる）。

この試料を乾燥窒素中で６００℃、４時間の熱処理し、
非晶質Ｓｉ３を結晶化させた。透過型電子顕微鏡を用い
たａｍによれば、得られた結晶４は無欠陥である。

この後、基板温度５５０℃のマイクロ波ブラズマ酸化を
行ない、Ｓｉ表面に厚さ３２０人の良質な５ｉＯｚ膜２
を形成した。この５ｉＯｚ膜２を通して、Ｂ＋イオンを
１２５ｋｅＶ、ＩＸＩＯｌａｃｍ−”と３０ｋｅＶ、３
　Ｘ　１０”ｃｍ−”の２つの条件でイオン打込みした
０次いで、基板温度５７５Ｔ：で５ｉｉＨａ＋ＰＨａを
用いたＣＶＤを行い、得られたＰを含む多結晶Ｓｉをマ
スクを用いてエツチングし、ゲート電極８を形成した。

このゲート電極８をマスクにして、Ａｓ＋イオンを８０
ｋｅＶ。

５Ｘ１０”ｃｍの条件でイオン打込みした。Ａｓ＋イオ
ンの電気的活性化と、イオン打込みにより生じた非晶質
層の単結晶化を、６００’Ｃｌ２Ｏ分の熱処理（乾燥窒
素中）で同時に行い、ソース領域１０、ドレイン領域１
１を形成した。以上により、結晶化したＳｉ４の上にＭ
ＯＳＦＥＴが作製できた（第１４図）。

以上の実施例においては１回路素子としてＭＯＳＦＥＴ
のみを作製したが、バイポーラ・トランジスタ、コンデ
ンサ、抵抗素子等の他の素子でも良く、また、それらの
一部もしくは全部を混載しても良い。形成する素子は一
個でも複数個でも良いし、その形成する場所はＳ○工領
領域シード領域のいずれであっても良い。

バターニングにより残す非晶質Ｓｉの領域は、シード領
域から何μｍの距離であってもかまわない。また、それ
を零μｍとして結晶化を行ない、得られたシード領域内
の結晶化したＳｉ４上に素子を作る事もできる。さらに
−歩進んで、シード領域内の一部を除いて非晶質Ｓｉ３
を除去し、残った非晶質Ｓｉを結晶化して無結陥のＳｉ
を作り、そこに素子を作製する事もできる。

また１本実施例で述べた工程をくり返す事により、二層
、三層、あるいはそれ以上に多層のＳＱＬ構造とそれを
用いた三次元ＬＳＩを作る事もできる。

上記実施例においては、ＭＯＳＦＥＴのソース。

ドレイン間の漏れ電流を、Ｓｉ基板上に作製したＭＯＳ
ＦＥＴと同程度（≦１０−”Ａ／μｍ。従来法では〜１
０−１’Ａ／μｍ）にする事ができた。

〔発明の効果〕

以上説明したように、本発明によれば、無欠陥Ｓ○工を
作る事ができるので、そこに作製する素子の性能・信頼
性を大幅に向上することができる。

これにより、三次元ＬＳＩの基礎プロセスである［固相
エピタキシャル成長を利用したＳ○工技術」を確立する
ことができた。

【図面の簡単な説明】

第１図は発明の詳細な説明するための図、第２図は従来
法の原理を示す図、第３図は従来法により形成したＳＯ
Ｉ中の欠陥分布の様子を示す図、。 第４図は結晶化における体積収縮の方向を示す図。 第５図乃至第１０図は本発明の第１の実施例を示す図、
第１１図乃至第１３図は本発明の第２の実施例を示す図
、第１４図は本発明の第３の実施例を示す図である。 １・・・Ｓｉ基板、２・・・５ｉＯｚ膜、３・・・非晶
質Ｓｉ。 ４・・・結晶化したＳｉ、５・・・シード領域、６・・
・結晶欠陥、７・・・収縮の方向、８・・・ゲート電極
、９・・・ポリイミド膜、１０・・・ソース領域、１１
・・・ドレイン領域。 Ｚ　　４　　図 不　５　図 ７１Ｕ窟丙方萌 １６図 第　７　図 ■　　ｇ　図 罵　９　　図 ８　　ゲート電冬ｉ ｌＯソースフｅｎｋ １１　　しＬイ＞＠ｊ貰ｋ ＩＺ　空１茶 第１θ図 葉　１１　　図 ｆＩＺ図 茅　　Ｉ３　　図 ”Ａ　　／４　　図 ｑ、１で°リイミト月今ξ

Claims (1)

1. 【特許請求の範囲】 １、単結晶基板の上に異種材料薄膜を部分的に形成し、
   その上に基板と同物質の非晶質を堆積し、しかる後に熱
   処理により上記の非晶質を結晶化せしめる工程において
   、結晶化工程の前に、非晶質の１ケ所のみが基板と接す
   るように非晶質材を分離成形する工程と、上記異種材料
   を除去する工程を有する事を特徴とする結晶薄膜の製造
   方法。 ２、単結晶基板の上に異種材料薄膜を部分的に形成し、
   その上に基板と同物質の非晶質を堆積し、しかる後に熱
   処理により上記の非晶質を結晶化せしめる工程において
   、結晶化工程の前に、非晶質の１ケ所のみが基板と接す
   るように非晶質材を分離成形する工程を有し、かつ、上
   記異種材料に上記非晶質材よりも小さなヤング率の材料
   を用いる事を特徴とする特許請求の範囲第１項記載の結
   晶薄膜の製造方法。