JPH0254537A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0254537A JPH0254537A JP63205535A JP20553588A JPH0254537A JP H0254537 A JPH0254537 A JP H0254537A JP 63205535 A JP63205535 A JP 63205535A JP 20553588 A JP20553588 A JP 20553588A JP H0254537 A JPH0254537 A JP H0254537A
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- Japan
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- concentration
- semiconductor substrate
- impurity layer
- impurity
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にＭＯＳ型またはＭＩＳ型半導
体装置の構造および製造方法に関するものである。
体装置の構造および製造方法に関するものである。
近年、半導体装置はますます微細化、高集積化されてき
ている。ＭＯ３型トランジスタも同様で、その素子寸法
はサブミクロン領域まで微細化されてきている。このよ
うに微細化が進むとゲート電圧に関係なくソース−ドレ
イン間に電流が流れてしまうパンチスルーという現象が
起こる。この問題を解決するため、特公昭５４−１６１
９４号、特開昭５３−１２７２７３号、特開昭６０−１
８０１６７号、特開昭６０−２３５４７１号のように基
板表面より深い部分の不純物濃度を濃くする方法が知ら
れている。これを第２図を用いて説明する。第２図にお
いて２０１はｐ型半導体基板、２０２は素子分離用酸化
膜、２０３はゲート酸化膜、２０９は高濃度ｎ型不純物
層によるソース領域およびドレイン領域、２０５はゲー
ト電極、２０４は半導体基板２０１より不純物濃度の濃
いｐ型不純物層である。ドレインに電圧を加えてドレイ
ン空乏層が広がってもｐ型不純物層２０４により空乏層
ののびが抑えられ、パンチスルーが抑えられる。
ている。ＭＯ３型トランジスタも同様で、その素子寸法
はサブミクロン領域まで微細化されてきている。このよ
うに微細化が進むとゲート電圧に関係なくソース−ドレ
イン間に電流が流れてしまうパンチスルーという現象が
起こる。この問題を解決するため、特公昭５４−１６１
９４号、特開昭５３−１２７２７３号、特開昭６０−１
８０１６７号、特開昭６０−２３５４７１号のように基
板表面より深い部分の不純物濃度を濃くする方法が知ら
れている。これを第２図を用いて説明する。第２図にお
いて２０１はｐ型半導体基板、２０２は素子分離用酸化
膜、２０３はゲート酸化膜、２０９は高濃度ｎ型不純物
層によるソース領域およびドレイン領域、２０５はゲー
ト電極、２０４は半導体基板２０１より不純物濃度の濃
いｐ型不純物層である。ドレインに電圧を加えてドレイ
ン空乏層が広がってもｐ型不純物層２０４により空乏層
ののびが抑えられ、パンチスルーが抑えられる。
また、電源電圧一定のまま微細化を進めるとホットキャ
リアによる特性の劣化が起こる。この問題を解決するた
めＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ ）という構造が提案されているが、このＬＤＤを
さらに改良した構造が次の文献１に掲載されている。
リアによる特性の劣化が起こる。この問題を解決するた
めＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ ）という構造が提案されているが、このＬＤＤを
さらに改良した構造が次の文献１に掲載されている。
（Ｃ，−Ｙ、Ｗｅｌ 、 Ｊ 、Ｍ、 Ｐｌｍｂ ｌ
ｅｙ 、 Ｙ、Ｎｌ５ｓａｎ−Ｃｏｈｅｎ 、 ”Ｂｕ
ｒＩｅｄ ａｎｄ Ｇｒａｄｅｄ／１ｌｕｒｌｅｄ Ｌ
ＤＤ ５ｔｒａｅｔｕｒｅｓ ｆｏｒ Ｉｍｐｒ。
ｅｙ 、 Ｙ、Ｎｌ５ｓａｎ−Ｃｏｈｅｎ 、 ”Ｂｕ
ｒＩｅｄ ａｎｄ Ｇｒａｄｅｄ／１ｌｕｒｌｅｄ Ｌ
ＤＤ ５ｔｒａｅｔｕｒｅｓ ｆｏｒ Ｉｍｐｒ。
ｗｅｄ １ｌｏｔ−Ｅｌｅｃｔｒｏｎ Ｒｅ１ｌａｂ１
１ｉｔｙ”、ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｌｃｅ
Ｌｅｔｔ、、Ｖｏｌ、ＥＤＬ−７，ＰＰ３８０−３８
２．１９８６．） これを第３図を用いて説明する。第
３図において、３０１はｐ型半導体基板、３０２は素子
分離用酸化膜、３０３はゲート酸化膜、３０５はゲート
電極、３０９は高濃度ｎ型不純物層によるソース領域お
よびドレイン領域、３０６は低濃度ｎ型不純物層による
ソース領域およびドレイン領域、３０８はサイドウオー
ル絶縁膜、３０４は半導体基板３０１より不純物濃度の
濃いｐ型不純物層である。３０６の低濃度ｎ型不純物層
によるソース領域およびドレイン領域はＭＯ３型トラン
ジスタのチャンネルより深く、ゲート電極より内側に張
り出している。この結果、チャンネルを流れる電流経路
はドレイン端で下方へ曲げられ、ホットキャリアの発生
地点も基板内部へ移るので、発生したホットキャリアが
ゲート酸化膜とチャンネルの界面へ飛び込む数が減少し
、ホットキャリアによるＭＯ３型トランジスタの劣化が
少なくなるということが知られていた。
１ｉｔｙ”、ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｌｃｅ
Ｌｅｔｔ、、Ｖｏｌ、ＥＤＬ−７，ＰＰ３８０−３８
２．１９８６．） これを第３図を用いて説明する。第
３図において、３０１はｐ型半導体基板、３０２は素子
分離用酸化膜、３０３はゲート酸化膜、３０５はゲート
電極、３０９は高濃度ｎ型不純物層によるソース領域お
よびドレイン領域、３０６は低濃度ｎ型不純物層による
ソース領域およびドレイン領域、３０８はサイドウオー
ル絶縁膜、３０４は半導体基板３０１より不純物濃度の
濃いｐ型不純物層である。３０６の低濃度ｎ型不純物層
によるソース領域およびドレイン領域はＭＯ３型トラン
ジスタのチャンネルより深く、ゲート電極より内側に張
り出している。この結果、チャンネルを流れる電流経路
はドレイン端で下方へ曲げられ、ホットキャリアの発生
地点も基板内部へ移るので、発生したホットキャリアが
ゲート酸化膜とチャンネルの界面へ飛び込む数が減少し
、ホットキャリアによるＭＯ３型トランジスタの劣化が
少なくなるということが知られていた。
しかし、第２図に示した従来例では基板表面より深い部
分の不純物濃度を濃くしであるためパンチスルーは起こ
りにくいが、ドレイン近傍での電界集中に対しては、何
らの対策にもなっていないのでホットキャリアにより特
性が劣化するという課題を有していた。
分の不純物濃度を濃くしであるためパンチスルーは起こ
りにくいが、ドレイン近傍での電界集中に対しては、何
らの対策にもなっていないのでホットキャリアにより特
性が劣化するという課題を有していた。
また、第３図に示した従来例ではホットキャリアにより
特性劣化は少なくなるが、ソース領域およびドレイン領
域がゲート電極より内（ＩＩＩｒＩこ張り出しているた
め、ドレイン空乏層とソース空乏層がつながりやすくな
りパンチスルーしやすいという課題を有していた。さら
にＭＯＳ型トランジスタのスレッショルド電圧を合わせ
込むため半導体基板３０１より不純物濃度の濃いｐ型不
純物層３０４を半導体基板３０１の表面付近に形成する
と表面付近でアバランシェ現象が起こりやすくなりホッ
トキャリアによるＭＯＳ型トランジスタの劣化がかえっ
て大きくなるという課題も有していた。
特性劣化は少なくなるが、ソース領域およびドレイン領
域がゲート電極より内（ＩＩＩｒＩこ張り出しているた
め、ドレイン空乏層とソース空乏層がつながりやすくな
りパンチスルーしやすいという課題を有していた。さら
にＭＯＳ型トランジスタのスレッショルド電圧を合わせ
込むため半導体基板３０１より不純物濃度の濃いｐ型不
純物層３０４を半導体基板３０１の表面付近に形成する
と表面付近でアバランシェ現象が起こりやすくなりホッ
トキャリアによるＭＯＳ型トランジスタの劣化がかえっ
て大きくなるという課題も有していた。
そこで本発明は、このような課題を解決するもので、そ
の目的とするところは微細化してもパンチスルーしに＜
＜、ホットキャリアによる特性劣化の少ないＭＯＳ型ト
ランジスタを提供するところにある。
の目的とするところは微細化してもパンチスルーしに＜
＜、ホットキャリアによる特性劣化の少ないＭＯＳ型ト
ランジスタを提供するところにある。
本発明の半導体装置は、第１導電型で第１の濃度を持つ
半導体基板、前記半導体基板中に前記半導体基板表面か
ら離隔して形成された第１導電型で第１の濃度より高濃
度の第２の濃度を前記半導体基板表面から第１の深さに
持つ帯状の第１不純物層、前記半導体基板上に第１絶縁
膜を介して形成されたゲート電極、前記ゲート電極の両
側の前記半導体基板中に互いに離隔して形成された第２
導電型で前記半導体基板表面から第２の深さに第３の濃
度を持ち、下面が前記第１不純物層と接するかそれより
も上に存在し、かつ前記第１不純物層に近い部分で前記
ゲート電極下側へ向かって張り出す形状となる第２不純
物層、前記ゲート電極の側壁に形成されたサイドウオー
ル絶縁膜、前記サイドウオール絶縁膜槽の前記第２不純
物層中に形成された第２導電型で第３の濃度より高濃度
の笥４の濃度を持つ第３不純物層を有することを特徴と
する。
半導体基板、前記半導体基板中に前記半導体基板表面か
ら離隔して形成された第１導電型で第１の濃度より高濃
度の第２の濃度を前記半導体基板表面から第１の深さに
持つ帯状の第１不純物層、前記半導体基板上に第１絶縁
膜を介して形成されたゲート電極、前記ゲート電極の両
側の前記半導体基板中に互いに離隔して形成された第２
導電型で前記半導体基板表面から第２の深さに第３の濃
度を持ち、下面が前記第１不純物層と接するかそれより
も上に存在し、かつ前記第１不純物層に近い部分で前記
ゲート電極下側へ向かって張り出す形状となる第２不純
物層、前記ゲート電極の側壁に形成されたサイドウオー
ル絶縁膜、前記サイドウオール絶縁膜槽の前記第２不純
物層中に形成された第２導電型で第３の濃度より高濃度
の笥４の濃度を持つ第３不純物層を有することを特徴と
する。
また、前記第１不純物層の前記第１の深さは、好ましく
は０．２〜０．７μｍであることを特徴とする。
は０．２〜０．７μｍであることを特徴とする。
また、前記第１不純物層の前記第２の濃度は、好ましく
は１×１０１６〜３Ｘ１０重’Ｃｌ１１−’であること
を特徴とする。
は１×１０１６〜３Ｘ１０重’Ｃｌ１１−’であること
を特徴とする。
また、前記第２不純物層の前記第２の深さは、好ましく
は０．０５〜０．２５μｍであることを特徴とする。
は０．０５〜０．２５μｍであることを特徴とする。
また、前記第２不純物層の前記第３の濃度は、好ましく
はｌＸ１０１６〜６Ｘ１０Ｉ８ｃｌｌＩっであることを
特徴とする。
はｌＸ１０１６〜６Ｘ１０Ｉ８ｃｌｌＩっであることを
特徴とする。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上に第１の絶縁膜を形成する工程と、第１導電型の
第１の不純物を前記半導体基板中にイオン注入する工程
と、前記第１の絶縁膜上にゲート電極を形成する工程と
、前記ゲート電極をマスクとして前記半導体基板と反対
導電型の第２導電型の第２の不純物を前記半導体基板中
にその不純物濃度のピークが前記第１の不純物濃度のピ
ークよりも浅くなるようにイオン注入する工程と、前記
ゲート電極に第２の絶縁膜によるサイドウオール絶縁膜
を形成する工程と、前記ゲート電極および前記サイドウ
オール絶縁膜をマスクに第２導電型の第３の不純物を前
記半導体基板にイオン注入する工程、からなることを特
徴とする。
基板上に第１の絶縁膜を形成する工程と、第１導電型の
第１の不純物を前記半導体基板中にイオン注入する工程
と、前記第１の絶縁膜上にゲート電極を形成する工程と
、前記ゲート電極をマスクとして前記半導体基板と反対
導電型の第２導電型の第２の不純物を前記半導体基板中
にその不純物濃度のピークが前記第１の不純物濃度のピ
ークよりも浅くなるようにイオン注入する工程と、前記
ゲート電極に第２の絶縁膜によるサイドウオール絶縁膜
を形成する工程と、前記ゲート電極および前記サイドウ
オール絶縁膜をマスクに第２導電型の第３の不純物を前
記半導体基板にイオン注入する工程、からなることを特
徴とする。
また、本発明の半導体装置の製造方法は、サイドウオー
ル絶縁膜を、半導体基板上およびゲート電極上に第２の
絶縁膜を形成した後、異方性イオンエツチングを行なう
ことにより形成することを特徴とする。
ル絶縁膜を、半導体基板上およびゲート電極上に第２の
絶縁膜を形成した後、異方性イオンエツチングを行なう
ことにより形成することを特徴とする。
本発明による実施例を第１図を用いて詳しく説明する。
なお第１図（ｆ）は本発明によるＭＯＳ型トランジスタ
の最終工程断面図であるが、１０１は半導体基板であり
例えばｐ型シリコン基板、１０２は素子分離用の絶縁膜
、例えばシリコン酸化膜、１０３は絶縁膜例えばシリコ
ン酸化膜からなるゲート酸化膜、１０４はシリコン基板
より高濃度のｐ型不純物層、１０５はゲート電極、１０
６は低濃度ｎ型不純物層によるソース、ドレイン領域、
１０８はＣＶＤシリコン酸化膜１０７等から形成される
サイドウオール絶縁膜、１０９は高濃度ｎ型不純物層に
よるソース、ドレイン領域、−印はｐ型不純物層１０４
の不純物濃度の最大となる位置、ｘ印はｎＩＪ：！不純
物層１０６の不純物濃度の最大となる位置である。
の最終工程断面図であるが、１０１は半導体基板であり
例えばｐ型シリコン基板、１０２は素子分離用の絶縁膜
、例えばシリコン酸化膜、１０３は絶縁膜例えばシリコ
ン酸化膜からなるゲート酸化膜、１０４はシリコン基板
より高濃度のｐ型不純物層、１０５はゲート電極、１０
６は低濃度ｎ型不純物層によるソース、ドレイン領域、
１０８はＣＶＤシリコン酸化膜１０７等から形成される
サイドウオール絶縁膜、１０９は高濃度ｎ型不純物層に
よるソース、ドレイン領域、−印はｐ型不純物層１０４
の不純物濃度の最大となる位置、ｘ印はｎＩＪ：！不純
物層１０６の不純物濃度の最大となる位置である。
まず第１導電型の半導体基板、ここではｐ型シリコン基
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
シリコン酸化膜を５００ 形成する。続いてＣＶＤ法に
よりシリコン窒化膜を２０００ 形成する。次に写真蝕
刻法により前記シリコン窒化膜の不要部分を除去した後
、ウェット雰囲気中で１０００℃の酸化を行ない約１μ
ｍの厚い酸化膜１０２を形成し、その後前記シリコン窒
化膜を除去する。これらの工程により第１図（ａ）のよ
うにｐ型シリコン基板１０１上に素子分離用シリコン酸
化膜１０２が形成される。次に酸化性雰囲気中で１００
０℃の酸化を行ない第１図（ｂ）のようにｐ型シリコン
基板１０１上に２００ のゲート酸化膜１．０３を形
成する。次に第１図（ｃ）のようにｐ型不純物たとえば
ホウ素をｌＸｌ０”ｃｍ−２〜Ｉ Ｘ １０ ”ｃｍ−
２のドーズ量、６０ＫｅＶ〜２００ＫｅＶの加速電圧で
イオン注入することによりシリコン基板より高濃度のｐ
型不純物層１０４を形成する。次に第１図（ｄ）のよう
にＣＶＤ法により多結晶シリコン膜を６０００ 形成後
、写真蝕刻法により不要部分を除去しゲート電極１０５
を形成する。次に第１図（ｅ）のようにゲート電極１０
５及び素子分離用シリコン酸化膜１゜２をマスクにｎ型
不純物たとえばリンを１×１０ ”ａｍ−２〜Ｉ Ｘ
１０１４ｃｍ−２のドーズ量で、８０ＫｅＶ〜１８０Ｋ
ｅＶの加速電圧でイオン注入することによりソース、ド
レイン領域の低濃度ｎ型不純物層１０６を形成する。次
に第１図（ｆ）のようにＣＶＤ法によりシリコン酸化膜
１．０７を半導体基板１．０１上及びゲート電極１０５
上に６０００ 形成後、反応性イオンエツチングを行う
ことにより第１図（ｇ）のようにシリコン酸化膜による
サイドウオール絶縁膜１０８を形成する。次に第１図（
ｈ）のようにゲート電極１０５、サイドウオール絶縁膜
１０８及び素子分離用シリコン酸化膜１０２をマスクに
ｎ型不純物たとえばヒ素をＩ Ｘ １０１６ｃｍ−２の
ドーズ量、６０ＫｅＶの加速電圧でイオン注入すること
によりソース、ドレイン領域の高濃度ｎ型不純物層１０
９を形成する最後にイオン注入層の活性化を行なうため
８００℃〜１１００℃のアニールを行なう。このように
して形成されたＭＯＳ型トランジスタではｐ型シリコン
基板１０１のｐ型不純物、ここではボロンの不純物濃度
を５ Ｘ １０ ”ｃｍ−２とすると、低濃度ｎ型不純
物層１０６の不純物濃度の最大値は１×１０１６ ｃｍ
−３〜６Ｘ Ｉ Ｑ １８ａｍ−３となり、その最大と
なる位置はシリコン基板表面から０．０５〜０，２５μ
ｍの深さになり、低濃度ｎ型不純物層１０６はゲート電
極１０５より内側に０．０５μｍ〜０゜１５μｍ張り出
す。第９図は低濃度ｎ型不純物層１０６の不純物濃度の
最大となる位置の深さとホットキャリアによるＧｍの劣
化率、バンチスルーを起こす最小寸法のグラフ、第１０
図は低濃度ｎ型不純物層１０６の不純物濃度の最大値と
ホットキャリアによるＧ ｍ ｈ＋Ａｘの劣化率、パン
チスルーを起こす最小寸法のグラフである。ここでＧｍ
％ｌＡＸとは第５図のようにＭＯＳ型トランジスタのゲ
ート電圧Ｖ。とドレイン電流ＩＤのグラフにおいて、１
０をＶ。で微分したものがＧｍでそのの最大値をＧ ｍ
ｈ＋ Ａ Ｘとする。またパンチスルーを起こす最小
寸法は第６図のようにゲートをアースに接続したときの
ドレインブレークダウン電圧ＢＶｄｓとゲート長しのグ
ラフを書くと、ゲート長りがあるゲート長より短くなる
とＢＶｄ ｓが低下してくる。このゲート長をパンチス
ルーを起こす最小寸法り、。、。、とする。
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
シリコン酸化膜を５００ 形成する。続いてＣＶＤ法に
よりシリコン窒化膜を２０００ 形成する。次に写真蝕
刻法により前記シリコン窒化膜の不要部分を除去した後
、ウェット雰囲気中で１０００℃の酸化を行ない約１μ
ｍの厚い酸化膜１０２を形成し、その後前記シリコン窒
化膜を除去する。これらの工程により第１図（ａ）のよ
うにｐ型シリコン基板１０１上に素子分離用シリコン酸
化膜１０２が形成される。次に酸化性雰囲気中で１００
０℃の酸化を行ない第１図（ｂ）のようにｐ型シリコン
基板１０１上に２００ のゲート酸化膜１．０３を形
成する。次に第１図（ｃ）のようにｐ型不純物たとえば
ホウ素をｌＸｌ０”ｃｍ−２〜Ｉ Ｘ １０ ”ｃｍ−
２のドーズ量、６０ＫｅＶ〜２００ＫｅＶの加速電圧で
イオン注入することによりシリコン基板より高濃度のｐ
型不純物層１０４を形成する。次に第１図（ｄ）のよう
にＣＶＤ法により多結晶シリコン膜を６０００ 形成後
、写真蝕刻法により不要部分を除去しゲート電極１０５
を形成する。次に第１図（ｅ）のようにゲート電極１０
５及び素子分離用シリコン酸化膜１゜２をマスクにｎ型
不純物たとえばリンを１×１０ ”ａｍ−２〜Ｉ Ｘ
１０１４ｃｍ−２のドーズ量で、８０ＫｅＶ〜１８０Ｋ
ｅＶの加速電圧でイオン注入することによりソース、ド
レイン領域の低濃度ｎ型不純物層１０６を形成する。次
に第１図（ｆ）のようにＣＶＤ法によりシリコン酸化膜
１．０７を半導体基板１．０１上及びゲート電極１０５
上に６０００ 形成後、反応性イオンエツチングを行う
ことにより第１図（ｇ）のようにシリコン酸化膜による
サイドウオール絶縁膜１０８を形成する。次に第１図（
ｈ）のようにゲート電極１０５、サイドウオール絶縁膜
１０８及び素子分離用シリコン酸化膜１０２をマスクに
ｎ型不純物たとえばヒ素をＩ Ｘ １０１６ｃｍ−２の
ドーズ量、６０ＫｅＶの加速電圧でイオン注入すること
によりソース、ドレイン領域の高濃度ｎ型不純物層１０
９を形成する最後にイオン注入層の活性化を行なうため
８００℃〜１１００℃のアニールを行なう。このように
して形成されたＭＯＳ型トランジスタではｐ型シリコン
基板１０１のｐ型不純物、ここではボロンの不純物濃度
を５ Ｘ １０ ”ｃｍ−２とすると、低濃度ｎ型不純
物層１０６の不純物濃度の最大値は１×１０１６ ｃｍ
−３〜６Ｘ Ｉ Ｑ １８ａｍ−３となり、その最大と
なる位置はシリコン基板表面から０．０５〜０，２５μ
ｍの深さになり、低濃度ｎ型不純物層１０６はゲート電
極１０５より内側に０．０５μｍ〜０゜１５μｍ張り出
す。第９図は低濃度ｎ型不純物層１０６の不純物濃度の
最大となる位置の深さとホットキャリアによるＧｍの劣
化率、バンチスルーを起こす最小寸法のグラフ、第１０
図は低濃度ｎ型不純物層１０６の不純物濃度の最大値と
ホットキャリアによるＧ ｍ ｈ＋Ａｘの劣化率、パン
チスルーを起こす最小寸法のグラフである。ここでＧｍ
％ｌＡＸとは第５図のようにＭＯＳ型トランジスタのゲ
ート電圧Ｖ。とドレイン電流ＩＤのグラフにおいて、１
０をＶ。で微分したものがＧｍでそのの最大値をＧ ｍ
ｈ＋ Ａ Ｘとする。またパンチスルーを起こす最小
寸法は第６図のようにゲートをアースに接続したときの
ドレインブレークダウン電圧ＢＶｄｓとゲート長しのグ
ラフを書くと、ゲート長りがあるゲート長より短くなる
とＢＶｄ ｓが低下してくる。このゲート長をパンチス
ルーを起こす最小寸法り、。、。、とする。
第９図、第１０図より前記実施例の範囲でホットキャリ
アによるＧｍＭＡｘの劣化率、バンチスルーを起こす最
小寸法ともに良好な値を示す。これは次のように考えら
れる。低濃度ｎ型不純物層１０６の不純物濃度の最大と
なる位置が基板表面から深くなるほどドレイン近傍での
ホットキャリアの発生地点も基板表面から深くなるので
ホットキャリアによるＧｍＭＡｘの劣化も少なくなる。
アによるＧｍＭＡｘの劣化率、バンチスルーを起こす最
小寸法ともに良好な値を示す。これは次のように考えら
れる。低濃度ｎ型不純物層１０６の不純物濃度の最大と
なる位置が基板表面から深くなるほどドレイン近傍での
ホットキャリアの発生地点も基板表面から深くなるので
ホットキャリアによるＧｍＭＡｘの劣化も少なくなる。
しかし、バンチスルーをしやすくなるのでむやみにその
位置を深くするわけにはいかない。最適な範囲がある。
位置を深くするわけにはいかない。最適な範囲がある。
さらに低濃度ｎ型不純物層１０６の不純物濃度によりド
レイン近傍での電界の緩和の効果が変わりホットキャリ
アによるＧｍｙＡｘの劣化も変わってくる。つまり、こ
の不純物濃度は濃すぎても薄すぎてもホットキャリアに
よるＧ ｍ ＩＩＩＡＸの劣化は大きくなる。そして、
この不純物濃度によりパンチスルーのしやすさも変化す
るので最適な範囲がある。これらｎ型不純物層１０６の
不純物濃度の最大となる位置の最適な範囲はホットキャ
リアによるＧｍＮ＋Ａｘの劣化率を８％以下、パンチス
ルーを起こす最小寸法を０．８μｍ以下とすると第９図
からシリコン基板表面から０．０５〜０゜２５μｍであ
り、さらに好ましくはホットキャリアによるＧｍＭＡｘ
の劣化率を低くする０、０８〜０．２μｍがよく、さら
に好ましくは、０．１〜０．１８μｍがよい。そして低
濃度ｎ型不純物層１０６の不純物濃度の最適な範囲はホ
ットキャリアによるＧｍ＋、＋Ａｘの劣化率を８％以下
、パンチスルーを起こす最小寸法を０．８μｍ以下とす
ると、第１０図からｌＸ１０’霜〔３〜６Ｘ１０１８（
２）−３の範囲であり、ホットキャリアによるＧｍｈ＋
Ａｘの劣化率を低くするには２Ｘ１０１６ｃｎＩ″３〜
２Ｘ１０１８ｃ１１１−３がよく、さらに好ましくはｌ
Ｘ１０１７□□□−３〜１Ｘ１０１８印１の範囲がよい
。
レイン近傍での電界の緩和の効果が変わりホットキャリ
アによるＧｍｙＡｘの劣化も変わってくる。つまり、こ
の不純物濃度は濃すぎても薄すぎてもホットキャリアに
よるＧ ｍ ＩＩＩＡＸの劣化は大きくなる。そして、
この不純物濃度によりパンチスルーのしやすさも変化す
るので最適な範囲がある。これらｎ型不純物層１０６の
不純物濃度の最大となる位置の最適な範囲はホットキャ
リアによるＧｍＮ＋Ａｘの劣化率を８％以下、パンチス
ルーを起こす最小寸法を０．８μｍ以下とすると第９図
からシリコン基板表面から０．０５〜０゜２５μｍであ
り、さらに好ましくはホットキャリアによるＧｍＭＡｘ
の劣化率を低くする０、０８〜０．２μｍがよく、さら
に好ましくは、０．１〜０．１８μｍがよい。そして低
濃度ｎ型不純物層１０６の不純物濃度の最適な範囲はホ
ットキャリアによるＧｍ＋、＋Ａｘの劣化率を８％以下
、パンチスルーを起こす最小寸法を０．８μｍ以下とす
ると、第１０図からｌＸ１０’霜〔３〜６Ｘ１０１８（
２）−３の範囲であり、ホットキャリアによるＧｍｈ＋
Ａｘの劣化率を低くするには２Ｘ１０１６ｃｎＩ″３〜
２Ｘ１０１８ｃ１１１−３がよく、さらに好ましくはｌ
Ｘ１０１７□□□−３〜１Ｘ１０１８印１の範囲がよい
。
次に前記実施例によればシリコン基板より高濃度のｎ型
不純物層１０４の不純物濃度の最大となる位置はシリコ
ン基板表面から０．２μｍ〜０゜５５μｍの深さになる
。このときのｎ型不純物層１０６とｎ型不純物層１０４
の深さ方向の不純物プロファイルを第７図、第８図に示
す。第７図はｎ型不純物層１０６の不純物濃度の最大と
なる深さが０．１５μｍ、ｎ型不純物層１０４の不純物
濃度の最大となる深さが０．５５μｍの不純物プロファ
イルを、第８図はｎ型不純物層１０６の不純物濃度の最
大となる深さが０．１５μｍｓｐ型不純物層１０４の不
純物濃度の最大となる深さが０．２μｍの不純物プロフ
ァイルを示す。この図を見てわかるとうり、ｎ型不純物
とｐ型不純物を相殺した全体の不純物濃度を見ると、ｎ
型不純物層１０６より深い場所にシリコン基板より不純
物濃度の濃いｐ型頭域が存在する。ここで、第１１図、
第１２図より前記実施例の範囲でホットキャリア１千よ
るＧｍＭＡｘの劣化率、パンチスルーを起こす最小寸法
ともに良好な値を示す。これは次のように考えられる。
不純物層１０４の不純物濃度の最大となる位置はシリコ
ン基板表面から０．２μｍ〜０゜５５μｍの深さになる
。このときのｎ型不純物層１０６とｎ型不純物層１０４
の深さ方向の不純物プロファイルを第７図、第８図に示
す。第７図はｎ型不純物層１０６の不純物濃度の最大と
なる深さが０．１５μｍ、ｎ型不純物層１０４の不純物
濃度の最大となる深さが０．５５μｍの不純物プロファ
イルを、第８図はｎ型不純物層１０６の不純物濃度の最
大となる深さが０．１５μｍｓｐ型不純物層１０４の不
純物濃度の最大となる深さが０．２μｍの不純物プロフ
ァイルを示す。この図を見てわかるとうり、ｎ型不純物
とｐ型不純物を相殺した全体の不純物濃度を見ると、ｎ
型不純物層１０６より深い場所にシリコン基板より不純
物濃度の濃いｐ型頭域が存在する。ここで、第１１図、
第１２図より前記実施例の範囲でホットキャリア１千よ
るＧｍＭＡｘの劣化率、パンチスルーを起こす最小寸法
ともに良好な値を示す。これは次のように考えられる。
ｎ型不純物層１０４によりシリコン基板１０１より不純
物濃度の濃いｐ型層がｎ型不純物層１０６より深い位置
にできると、ドレイン空乏層ののびが押えられ、パンチ
スルーしにくくなる。しかし、むやみに深くすればよい
というものではない。前記ｐ型不純物層１０４の深さを
深くしすぎると、ドレイン空乏層の広がる領域よりも前
記ｐ型不純物層１０４の深さが深くなリドレイン空乏層
ののびを抑えられなくなり、かえってパンチスルーをし
やすくなる。
物濃度の濃いｐ型層がｎ型不純物層１０６より深い位置
にできると、ドレイン空乏層ののびが押えられ、パンチ
スルーしにくくなる。しかし、むやみに深くすればよい
というものではない。前記ｐ型不純物層１０４の深さを
深くしすぎると、ドレイン空乏層の広がる領域よりも前
記ｐ型不純物層１０４の深さが深くなリドレイン空乏層
ののびを抑えられなくなり、かえってパンチスルーをし
やすくなる。
またｐ型不純物＠１０４の不純物濃度の最大となる位置
を深くすることによりドレイン近傍でドレイン電界によ
るアバランシェ現象の起こる地点が基板か、ら深い位置
にくるのでホットキャリアによるｃｍＬＩＡＸの劣化も
少なくなる。しかしｎ型不純物層１０４の深さをある位
置より深くしてもアバランシェ現象の起こる地点は変化
しなくなるのでＧｍｇ７”ｘの劣化もそれほど改善され
なくなる。
を深くすることによりドレイン近傍でドレイン電界によ
るアバランシェ現象の起こる地点が基板か、ら深い位置
にくるのでホットキャリアによるｃｍＬＩＡＸの劣化も
少なくなる。しかしｎ型不純物層１０４の深さをある位
置より深くしてもアバランシェ現象の起こる地点は変化
しなくなるのでＧｍｇ７”ｘの劣化もそれほど改善され
なくなる。
以上のことからｎ型不純物層１０４の不純物濃度の最大
となる位置は最適な範囲が存在し、その範囲はホットキ
ャリアによるＧｍＭＡｘの劣化率を８％以下、パンチス
ルーを起こす最小寸法を０゜８μｍ以下とすると第１１
図からシリコン基板表面から０．２μｍ〜０．７μｍの
範囲が好ましく、ホットキャリア、パンチスルーの面か
ら、さらに好ましくは０．２５μｍ〜０．５５μｍ、さ
らに好ましくは０．３μｍ〜０．５μｍがよい。そして
第１２図はｎ型不純物層１０４の不純物濃度の最大値と
ホットキャリアによるＧｍＭＡｘの劣化率、パンチスル
ーを起こす最小寸法のグラフであるが、このグラフから
ｎ型不純物層１０４の不純物濃度の最大値の範囲はＩ
Ｘ １０１６ｃｍ−’〜３ Ｘ １０１８ｅ１１１’−
’であり、さらに好ましくは４×１０１６ＣＩ１１−３
〜２Ｘ１０”艶″３、さらに好ましくはＩ Ｘ １０１
７０１１１− ’〜１×１０１８ｃ１１づがよい。
となる位置は最適な範囲が存在し、その範囲はホットキ
ャリアによるＧｍＭＡｘの劣化率を８％以下、パンチス
ルーを起こす最小寸法を０゜８μｍ以下とすると第１１
図からシリコン基板表面から０．２μｍ〜０．７μｍの
範囲が好ましく、ホットキャリア、パンチスルーの面か
ら、さらに好ましくは０．２５μｍ〜０．５５μｍ、さ
らに好ましくは０．３μｍ〜０．５μｍがよい。そして
第１２図はｎ型不純物層１０４の不純物濃度の最大値と
ホットキャリアによるＧｍＭＡｘの劣化率、パンチスル
ーを起こす最小寸法のグラフであるが、このグラフから
ｎ型不純物層１０４の不純物濃度の最大値の範囲はＩ
Ｘ １０１６ｃｍ−’〜３ Ｘ １０１８ｅ１１１’−
’であり、さらに好ましくは４×１０１６ＣＩ１１−３
〜２Ｘ１０”艶″３、さらに好ましくはＩ Ｘ １０１
７０１１１− ’〜１×１０１８ｃ１１づがよい。
また、第１３図は本実施例および従来例によるＭＯＳト
ランジスタのホットキャリアによるＧｍ劣化の時間依存
性のグラフを示す。Ａは本実施例、Ｂは域来例を示すも
のである。この図より、本実施例によれば従来例と比べ
てホットキャリアによるＧｍ劣化が約１１５になること
がわかる。
ランジスタのホットキャリアによるＧｍ劣化の時間依存
性のグラフを示す。Ａは本実施例、Ｂは域来例を示すも
のである。この図より、本実施例によれば従来例と比べ
てホットキャリアによるＧｍ劣化が約１１５になること
がわかる。
ここでは実施例としてｐ型不純物層１０４のｐ型不純物
としてホウ素を使用したがアルミニウム、ガリウム、イ
ンジウムを用いてもよいし、ホウ素とアルミニウムとい
うようにこれらの不純物を組み合わせて導入してもよい
。また低濃度ｎ型不純物層のｎ型不純物としてリンを用
いたがヒ素、アンチモンを用いてもよいし、リンとヒ素
のようにこれらの不純物を組み合わせて導入してもよい
。
としてホウ素を使用したがアルミニウム、ガリウム、イ
ンジウムを用いてもよいし、ホウ素とアルミニウムとい
うようにこれらの不純物を組み合わせて導入してもよい
。また低濃度ｎ型不純物層のｎ型不純物としてリンを用
いたがヒ素、アンチモンを用いてもよいし、リンとヒ素
のようにこれらの不純物を組み合わせて導入してもよい
。
また高濃度ｎ型不純物層のｎ型不純物としてヒ素を用い
たが、リン、アンチモンを用いてもよいし、ヒ素とリン
のようにこれらの不純物を組み合わせて導入してもよい
。
たが、リン、アンチモンを用いてもよいし、ヒ素とリン
のようにこれらの不純物を組み合わせて導入してもよい
。
また本実施例ではゲート電極に多結晶シリコン膜を使用
したが、これはチタン、モリブデン、タングステンなど
の高融点金属でもよいし、半導体膜たとえば多結晶シリ
コン膜にチタン、モリブデン、タングステンなどの高融
点金属を形成した高融点金属ポリサイド膜、あるいは高
融点金属シリサイド膜を使用してもよい。また、本実施
例ではサイドウオール絶縁膜にＣＶＤ法により形成した
シリコン酸化膜を使用したが、これは多結晶シリコン膜
を酸化したシリコン酸化膜を用いてもよいし、シリコン
窒化膜を使用してもよい。さらに本実施例では素子分離
領域をＬＯＣＯ３法により形成したが、第４図のように
半導体基板に溝を掘った後、酸化膜等の絶縁膜でその溝
を埋め込んだものを素子分離領域とするトレンチ分離法
を用いてもよい。
したが、これはチタン、モリブデン、タングステンなど
の高融点金属でもよいし、半導体膜たとえば多結晶シリ
コン膜にチタン、モリブデン、タングステンなどの高融
点金属を形成した高融点金属ポリサイド膜、あるいは高
融点金属シリサイド膜を使用してもよい。また、本実施
例ではサイドウオール絶縁膜にＣＶＤ法により形成した
シリコン酸化膜を使用したが、これは多結晶シリコン膜
を酸化したシリコン酸化膜を用いてもよいし、シリコン
窒化膜を使用してもよい。さらに本実施例では素子分離
領域をＬＯＣＯ３法により形成したが、第４図のように
半導体基板に溝を掘った後、酸化膜等の絶縁膜でその溝
を埋め込んだものを素子分離領域とするトレンチ分離法
を用いてもよい。
さらに本実施例では、第１図に示すトランジスタをＳＲ
ＡＭのメモリセルのフリップフロップを構成するトラン
ジスタに使用するとα線によるソフトエラーに対して強
くなる。ＳＲＡＭのフリップフロップを構成するトラン
ジスタのドレイン領域のｎ型拡散層にα線が入射すると
、Ｎ１拡散層とｐ型基板間に形成されている空乏層内で
電子、正孔対が発生する。発生した電子は前記トランジ
スタのドレイン方向への電界により引きつけられ、ドレ
イン拡散層へ注入される。このときドレイン拡散層がフ
リップフロップのＨｉ状態であると、注入された電子に
より電位が下がり、Ｌｏｗ状態に反転してしまう。これ
がα線によるソフトエラーであるが、第１図（ｈ）のよ
うな本実施例では、ドレイン拡散層がＨｉ状態でもｎ型
不純物層１０６．１０９およびｐ型不純物層１０４によ
り空乏層の幅が狭くなる。この場合ドレイン領域のｎ型
拡散層にα線が入射しても前記空乏層の幅が狭くなって
いるので空乏層内で発生する電子、正孔対の量も少なく
なるのでα線によるソフトエラーに強くなる。
ＡＭのメモリセルのフリップフロップを構成するトラン
ジスタに使用するとα線によるソフトエラーに対して強
くなる。ＳＲＡＭのフリップフロップを構成するトラン
ジスタのドレイン領域のｎ型拡散層にα線が入射すると
、Ｎ１拡散層とｐ型基板間に形成されている空乏層内で
電子、正孔対が発生する。発生した電子は前記トランジ
スタのドレイン方向への電界により引きつけられ、ドレ
イン拡散層へ注入される。このときドレイン拡散層がフ
リップフロップのＨｉ状態であると、注入された電子に
より電位が下がり、Ｌｏｗ状態に反転してしまう。これ
がα線によるソフトエラーであるが、第１図（ｈ）のよ
うな本実施例では、ドレイン拡散層がＨｉ状態でもｎ型
不純物層１０６．１０９およびｐ型不純物層１０４によ
り空乏層の幅が狭くなる。この場合ドレイン領域のｎ型
拡散層にα線が入射しても前記空乏層の幅が狭くなって
いるので空乏層内で発生する電子、正孔対の量も少なく
なるのでα線によるソフトエラーに強くなる。
本実施例ではｎ型トランジスタについて記述したが、ｐ
チャンネルトランジスタに使用しても同様な効果が得ら
れることは言うまでもない。
チャンネルトランジスタに使用しても同様な効果が得ら
れることは言うまでもない。
本発明によればバンチスルー現象が起こりにくいためＭ
Ｏ３型トランジスタがサブミクロン領域まで微細化でき
、ＬＳＩの高集積化、高速化が可能になるだけでなく、
ホットキャリアによる特性劣化が少なくなり、さらには
ＳＲＡＭのメモリセルに使用すればα線によるソフトエ
ラーに強くなるためＬＳＩの信頼性向上に大きな役割を
果たす効果がある。
Ｏ３型トランジスタがサブミクロン領域まで微細化でき
、ＬＳＩの高集積化、高速化が可能になるだけでなく、
ホットキャリアによる特性劣化が少なくなり、さらには
ＳＲＡＭのメモリセルに使用すればα線によるソフトエ
ラーに強くなるためＬＳＩの信頼性向上に大きな役割を
果たす効果がある。
第１図（ａ）〜（ｈ）は本発明の半導体装置の製造方法
の一実施例を示す工程順断面図、特に第１図（ｆ）は本
発明の半導体装置の一実施例を示す主要断面図、第２図
、第３図は従来の半導体装置を示す主要断面図、第４図
は本発明の他の実施例を示す主要断面図、第５図はａｍ
ＭＡＸを説明するグラフ、第６図はＬ ｐｕｎｃｈを説
明するグラフ、第７図、第８図は本発明の一実施例によ
る基板深さ方向の不純物プロファイルを示すグラフ、第
９図から第１２図は本発明の一実施例によるホットキャ
リアによるＧｍλＩＡＸの劣化率、パンチスルーを起こ
す最小寸法１’ ｐＨｎｅｈを示すグラフ、第１３図は
ＭＯＳ）ランジスタのホットキャリアによるＧｍ劣化の
時間依存性を示す図であり、Ａは本実施例を示し、Ｂは
従来例を示す。 １０１．２０１．３０１．４０１ ・・・ｐ型シリコン基板 １０２．２０２．３０２．４０２ ・・・素子分離用絶縁膜 １０３．２０３．３０３．４０３ ・・・ゲート絶縁膜 １０４．２０４．３０４．４０４ ・・・基板より高濃度のｐ型不純物層 １０５．２０５．３０５．４０５ ・・・ゲート電極 １０６．３０６．４０６ ・・・低濃度ｎ型不純物層 １０８．３０８．４０８ ・・・サイドウオール絶縁膜 １０９．２０９．３０９．４０９ ・・・高濃度ｎ型不純物層 以上 悌 崩 メ 乍 円 メ／Ｉ！Ｉ（え） １直 １ｆ！ｌ（ら） 気／ｌ１ｌ（リ メｌ ｌ！ｌ Ｃｃｔ） 算ｌ１ｌ（シ） ヌ７／Ｈ（に〕 ケ−）覧たＶｃ、（Ｖ） 質 夕ＩＤ ／ｒ’−）−長Ｌ （４−Ｌ） 悌 ６ 図 図 ０．２ ０＜ ０．６ ａ、ｇシリコ
ンＩＭｉｑらの２蔽コ （Ａ−ル〕％Ｖ不（ｌ吻肩／）
ｉｔ／ｌビー’ＩＱ （ｉ−廟ｃｏｈｃｅｈｔ（＜ｔｒ
ｏｎ ）イ １０ ｍ
の一実施例を示す工程順断面図、特に第１図（ｆ）は本
発明の半導体装置の一実施例を示す主要断面図、第２図
、第３図は従来の半導体装置を示す主要断面図、第４図
は本発明の他の実施例を示す主要断面図、第５図はａｍ
ＭＡＸを説明するグラフ、第６図はＬ ｐｕｎｃｈを説
明するグラフ、第７図、第８図は本発明の一実施例によ
る基板深さ方向の不純物プロファイルを示すグラフ、第
９図から第１２図は本発明の一実施例によるホットキャ
リアによるＧｍλＩＡＸの劣化率、パンチスルーを起こ
す最小寸法１’ ｐＨｎｅｈを示すグラフ、第１３図は
ＭＯＳ）ランジスタのホットキャリアによるＧｍ劣化の
時間依存性を示す図であり、Ａは本実施例を示し、Ｂは
従来例を示す。 １０１．２０１．３０１．４０１ ・・・ｐ型シリコン基板 １０２．２０２．３０２．４０２ ・・・素子分離用絶縁膜 １０３．２０３．３０３．４０３ ・・・ゲート絶縁膜 １０４．２０４．３０４．４０４ ・・・基板より高濃度のｐ型不純物層 １０５．２０５．３０５．４０５ ・・・ゲート電極 １０６．３０６．４０６ ・・・低濃度ｎ型不純物層 １０８．３０８．４０８ ・・・サイドウオール絶縁膜 １０９．２０９．３０９．４０９ ・・・高濃度ｎ型不純物層 以上 悌 崩 メ 乍 円 メ／Ｉ！Ｉ（え） １直 １ｆ！ｌ（ら） 気／ｌ１ｌ（リ メｌ ｌ！ｌ Ｃｃｔ） 算ｌ１ｌ（シ） ヌ７／Ｈ（に〕 ケ−）覧たＶｃ、（Ｖ） 質 夕ＩＤ ／ｒ’−）−長Ｌ （４−Ｌ） 悌 ６ 図 図 ０．２ ０＜ ０．６ ａ、ｇシリコ
ンＩＭｉｑらの２蔽コ （Ａ−ル〕％Ｖ不（ｌ吻肩／）
ｉｔ／ｌビー’ＩＱ （ｉ−廟ｃｏｈｃｅｈｔ（＜ｔｒ
ｏｎ ）イ １０ ｍ
Claims (7)
- （１）第１導電型で第１の濃度を持つ半導体基板、前記
半導体基板中に前記半導体基板表面から離隔して形成さ
れた第１導電型で第１の濃度より高濃度の第２の濃度を
前記半導体基板表面から第１の深さに持つ帯状の第１不
純物層、前記半導体基板上に第１絶縁膜を介して形成さ
れたゲート電極、前記ゲート電極の両側の前記半導体基
板中に互いに離隔して形成された第２導電型で前記半導
体基板表面から第２の深さに第３の濃度を持ち、下面が
前記第１不純物層と接するかそれよりも上に存在し、か
つ前記第１不純物層に近い部分で前記ゲート電極下側へ
向かって張り出す形状となる第２不純物層、前記ゲート
電極の側壁に形成されたサイドウォール絶縁膜、前記サ
イドウォール絶縁膜横の前記第２不純物層中に形成され
た第２導電型で第３の濃度より高濃度の第４の濃度を持
つ第３不純物層を有することを特徴とする半導体装置。 - （２）前記第１不純物層の前記第１の深さは、好ましく
は０．２〜０．７μｍであることを特徴とする請求項１
記載の半導体装置。 - （３）前記第１不純物層の前記第２の濃度は、好ましく
は１×１０＾１＾６〜３×１０＾１＾８ｃｍ＾−＾３で
あることを特徴とする請求項１または請求項２記載の半
導体装置。 - （４）前記第２不純物層の前記第２の深さは、好ましく
は０．０５〜０．２５μｍであることを特徴とする請求
項１、請求項２または請求項３記載の半導体装置。 - （５）前記第２不純物層の前記第３の濃度は、好ましく
は１×１０＾１＾６〜６×１０＾１＾８ｃｍ＾−＾３で
あることを特徴とする請求項１、請求項２、請求項３ま
たは請求項４記載の半導体装置。 - （６）第１導電型の半導体基板上に第１の絶縁膜を形成
する工程と、第１導電型の第１の不純物を前記半導体基
板中にイオン注入する工程と、前記第１の絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して前記半導体基板と反対導電型の第２導電型の第２の
不純物を前記半導体基板中にその不純物濃度のピークが
前記第１の不純物濃度のピークよりも浅くなるようにイ
オン注入する工程と、前記ゲート電極に第２の絶縁膜に
よるサイドウォール絶縁膜を形成する工程と、前記ゲー
ト電極および前記サイドウォール絶縁膜をマスクに第２
導電型の第３の不純物を前記半導体基板にイオン注入す
る工程からなることを特徴とする半導体装置の製造方法
。 - （７）サイドウォール絶縁膜を、半導体基板上およびゲ
ート電極上に第２の絶縁膜を形成した後、異方性イオン
エッチングを行なうことにより形成することを特徴とす
る請求項６記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205535A JPH0254537A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置及び半導体装置の製造方法 |
| EP89308120A EP0368444B1 (en) | 1988-08-18 | 1989-08-10 | Semiconductor device, e.g. field-effect transistor, and method of producing the same |
| DE68916182T DE68916182T2 (de) | 1988-08-18 | 1989-08-10 | Halbleitereinrichtung, z.B. Feldeffekttransistor, und Verfahren zur Herstellung derselben. |
| KR1019890011570A KR0149659B1 (ko) | 1988-08-18 | 1989-08-14 | 반도체 장치 및 그 제조방법 |
| US07/395,735 US5060033A (en) | 1988-08-18 | 1989-08-17 | Semiconductor device and method of producing semiconductor device |
| US07/707,160 US5180682A (en) | 1988-08-18 | 1991-05-28 | Semiconductor device and method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205535A JPH0254537A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254537A true JPH0254537A (ja) | 1990-02-23 |
Family
ID=16508499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205535A Pending JPH0254537A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置及び半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5060033A (ja) |
| EP (1) | EP0368444B1 (ja) |
| JP (1) | JPH0254537A (ja) |
| KR (1) | KR0149659B1 (ja) |
| DE (1) | DE68916182T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774355A (ja) * | 1993-08-31 | 1995-03-17 | Nec Corp | 半導体装置及びその製造方法 |
| US5538907A (en) * | 1994-05-11 | 1996-07-23 | Lsi Logic Corporation | Method for forming a CMOS integrated circuit with electrostatic discharge protection |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
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