JPS59181841A - 誤り訂正復号方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、テレヒ仏吋の垂直帰線期間にディジタルコー
ド化した文字情報を摂取伝送し、もって家庭用テレビ受
像機なとへ表示する文字コートツノＱ送の誤り訂ＩＩ−
復号力式に関するものであり、誤り訂正能力を従来の復
号力式に比へ大幅に向上させたｊ！ｔり訂正復号回路に
関するものである。

従来から］１本の文字コード放送では、誤り訂正方式と
して（２７２、１９０）符号を用いるのか最もよいとさ
れている。このことは、本出願人による特願ＩＩ／１５
８−１３５７９号「誤り訂正復号方式」からも明らかで
ある。

１−述の特願昭５８−６５７９号において提案した基本
的な誤り訂１１三方式復号回路を用いると、１ノぐケ・
ント（２７２ヒント）において８ピントの誤りを訂正す
ることは可能であるか、９ビット以−にの誤りについて
は、はとんと訂正できないという欠点かみられた。

また、」二連の出ｍ（において提案したもう１つの改良
された誤り訂正復号方式（すなわち、誤りか訂正できな
いときは、先頭ビットをずらせることによって、９ヒツ
ト以上の誤りも訂正し得るようにした方式）では、処理
時間が長くなりすぎる欠点がみられた。

本発明の目的は、上述の点に鑑み、誤り訂正能力を向上
させると同時に処理時間の短縮を図った誤り訂正復号方
式を提供することにある。

かかる目的を達成するために本発明では、多数決差集合
巡回符号を用いる多数決判定回路、シンドロームレジス
タ、データレジスタを含む誤り訂正復号系において、多
数決判定回路に減算回路を伺加すると共に、多数決判定
回路の判定閾値を多数決回路入力素子数以内の特定値に
設定し、巡回訂正後に、減算回路を介して判定閾値から
順次に特定数ずつｇ算し、判定閾値が所定値に達するま
で減少させて訂正復号するようにしたことを特徴とする
ものである。

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明を適用した誤り訂正復号回路の一実施例
を示す。本図において、１００は出力ポート、　ｌｏｔ
は人力ポート、１０２は並置／直並変換回路　１０３は
データレジスタ（２７２段）、１０４はタイミング−７
エネレータ、＋０５はロートゲート１０６はシンドロー
ムレジスタ（８２段）　、１０７は多乃決回路、１０８
はコレツＩ・ケート回路、＋０９はエラーステータスレ
ジスタ、１１０はスタート４Ｍ号、ＩｌｌはローＩ・４
８号、１１３はコレクト信号、１１４は誤り訂正前のデ
ータ、１１５は誤り訂正後のデータ、＋１８はシリアル
ロードデータ、１１７はレディ（＋ｒ　”’Ｔ、１１８
はシンドロームレジスタ信号、１１９は誤り．ｉ＋止イ
ｉ’ｌ司、１２０はロートゲートイ八号、１２１はコレ
ツＩ・ゲー１−　４ｒ４号、１２２はロートタイミング
信号、１２３はロート用りロンク信号、１２４はクリア
イ昌弓、１２６　は誤り訂正クロンク信号、１２７はエ
ラーステータス信号、１２８は２を法とする加算器、１
２９は閾値指定信号（５ヒツト）を示す。

本実施例の基本的な回路構成は、既述の特願昭５８−　
６５７９号において述べた通りであるか、■閾値指定帖
シ月２９によって間仙を変え得るように構成しである点
、および■多数決の構成要素を１ビ，ンｉ・短縮後の先
頭ビットで構成する点が異なっている。伝送データの先
頭ビット上で直交させることによって、ロードエンド信
号が不要になっている。

次に本実施例の動作について説明する。本実施例の特徴
とするところは、閾値を１７．１８．１５．１４，１３
、１２，＋１．１０．８の順に下げて訂正を行うことに
より、誤り訂正能力を向上させていることである。

かかる原理については後述する。

まず、ＣＰＵ（図示せず）は閾値レベル（閾値指定信号
１２９）を１７に指定する（５ビツト情報）。次に、Ｃ
ＰＵはスタート命令（スタート信号１１０）を発し、シ
ンドロームレジスタ１０Ｇの８２ピッ＋−　全ｔＳａを
“°０゛°にセントする（すｔ　’ｙ　ｋ信号１２４参
照）。これにより、つぎのロードデータに備える。ＣＰ
Ｕは、ｌパケット分２７２ビットの情報を、１６ヒツト
づつ１７回に分けて順次ロードする。ＣＰＵは、ロード
データを１僕り訂正前のデータ１１４上に載せ、ロード
命令を発生させる（ロード信号１１１参照）。

このロー）・イ、じ１１１に基ついて、ローＩ・グート
イ１．′・−”１２０およびロー１・用クロ・ンク信！
；（＋６　ビ。

ｊ・）　１２３　ｔＲ＝牛し、シンドロームレジスタ１
０６ヘテータを導くだめのロートケート ｉ．ｔｌｌ　、並直変換回路１０２への誤り訂正前テー
ク１１４のテークロード、並直変換回路からデータレジ
スフ１０３への１６ヒツトシフト ジスタ１０Ｇへの１６ビツＩ・シフト等を行う。

この動作を１７回繰り返すことにより、先頭のテークは
データレジスフ１０３の最先端へ到達する。シンドロー
ムレジスタ１０６は、シンドロームを生成し終っている
。すなわち、８２ビｙ　Ｉ□のシンドロームレジスタ１
０６は、テークを生成多項式Ｇ（２）で除算した余りを
表していることになる。

ここで、Ｓ（ｘ）はシンドローム、ａ．・・・・・・ａ
ｌ，１１士２７２　ビットのデータ、ｇ（ｘ）は既述の
特願昭５８−８５７９　ｔ′３で述へた生成多項式，（
）は余りを表す。

これ以降、誤り訂正動作の説明に入る。ＣＰＵはコレク
ト命令に応答してコレクト信号１１３を発生する。一方
、タイミングジェネレータ１０４ｔよコレツＩ・用の誤
り訂正クロンク信弓１２６を発生し、データレジスタ１
０３内のデータ１６ヒント分のみを誤り訂正し、直並変
換回路１０２にロードする。この誤り訂正は、排他的論
理和回路（２を法とする加ａ器）１０８により行う。誤
り訂正１４号１１９１よ，シンドロームレジスタ８２個
の状態を後述する１７９１の線形結合とし、その１７個
の中で多数決］す１ｖ各１０７によって閾値（最初の闇
値は１７：閾イ（＾指定イト）−号１２９）と比較する
ことにより、出力されるものである。

ただし、この誤り訂正信号１１９　ｔオ、コレクトケー
ト信号に応答して誤り訂正動作のとき（このみ通過する
よう構成されている（コレクトケートｌｊｊｌ　Ｗ名１
０Ｂ参照）。さらに、誤り訂正信号１１３Ｃよ誤りｊ１
市動作の場合と同様、そのヒ・ントに誤リカ＼あるとき
は、そのビットの影響を除去するよう１こシンドローム
レジスタ１０６を修正する。

このようにしてコレクト信号．号１１３につ、ケ１６ビ
。

Ｉ・の＋；！’ｔす．’ｔ１１１−を行った後に、ＣＰ
ＩＩはレディ信号＋１７か生していることを礒１家して
人力ボートｌｏｌのテーク１１５を読み取る。そして、
コレクト信号１１３を１７回出力し、１パヶ，Ｉ・２７
２ビット分の信じを復几する。このとき、エラーステー
ク７１８号＋２７を調べることにより、ＩＦシく誤り訂
正がなされたか台かを判断することかできる。また、シ
ンドロームレジスタｌＯ６が全て０°′でないときは、
末だいずれかのピント位置に誤りか存在することである
から、再び誤り訂正動作を行う。ただし、このときは、
多数決回路の閾値をまたけ減しる。すなわち、闇値を１
６として、前回の岡イ１ｃ目７で誤り訂１１を行った後
のデータを用いる。

以１，の操作を、閾値９が終了するまて行う。たたし、
途中でシンＩ・ロームレジスフ１０６かすべて′０”に
なったときは、誤り訂正動作を完了したことになる。す
なわち、その時点におけるデータは１１ニジいイ１？（
を右しているので、それ以後は誤り訂１１−回路を通過
させる必要がない。なお、木実施例では入出力ポート」
−のデータを１６ヒントとじて扱ったが、他のビット数
とした場合にも同様である。

第２図は、第１図の制御手順を示すフローチャー１・で
ある。ここでは、回路を単純化するために、短縮ビット
」−で直交させるのではなく、実際における伝送ビット
の先頭ビット上で直交するような複合チェックマトリク
スとしている。このことにより、既述の特願昭５８−ｆ
ｉ５７８号に開示した如く、ロードエンド命令信号によ
るシンドロームレジスタの空回しは不要となる。換言す
れば、ロートエンド信号が必要なくなる訳である。

シンドロームレジスタ１０Ｂの内容を、Ｓｏ。

Ｓｌ，・・・Ｓｔｏ，Ｓ，１　　とすると、伝送先頭ピ
ント」二で直交する複合チェンクマトリクスＡ，　、Ａ
，　　、・・・・・・、ＡＩｌは次のとおりとなる。

Ａ０＝Ｓ。

ＡＩ　＝Ｓ＋＋ａ　”Ｓｕ Ａ２　＝３４”ｓｎ Ａ、＝Ｓカ　＋Ｓ、、　　＋５ａｕ Ａ６　　＝５．　　＋Ｓ１４　　”Ｓｌｌ　　”５ａｔ
Ａ１、・ち。＋５５、＋５．、　＋Ｓ、。

ＡＩ、”　Ｓ７”　Ｓ　Ｈ）　”　Ｓｉ。＋Ｓ、。

Ａ、、＝Ｓ、、＋Ｓｌ〒÷Ｓ４．＋Ｓ４７→Ｓ、。

Ａｌｌ　−８ｌ　　＋Ｓｒ。＋Ｓ。ｔ　””、３　＋５
１７Ａ！ｌ　　＝！％！ｌ　　＋Ｓ３１４Ｓ＊ｚ　＋ｂ
ａｇ　”Ｓｓｑ八。　−Ｓ、、　　＋Ｓ、、　　＋ＳＳ
ｌｌ　＋Ｓｇ、＋Ｓｖ＊　　＋５ｑｙＡ、１２道、　＋
ＳＪ６　＋Ｓλ７　　＋Ｓ◆２　＋Ｓｔ２′＋Ｓｔ。

Ａｌ２−６　”ＳＪ７＋Ｓｊｉ＋ＳＪＯ＋Ｓｊ３“Ｓａ
えＡ１β＝ｓＯ“Ｓｕ　　＋５ＩＩＩ”Ｓｌｌ　＋　Ｓ
Ａ、　＋　Ｓ７番“５ｌａＡ＋ｉ　＝Ｓ８　”ＳＬＹ　
＋Ｓｕ　”Ｓｓｒ　”Ｓｉｔ　”ＳｔＲ”Ｓｙ＋Ａｌｙ
　＝Ｓ３　　”Ｓｌ！　＋Ｓｙｘ　＋ＳＢ　””。＋Ｓ
ＫＩ　÷Ｓ？。

Ａ＊−５Ｉ７”Ｓｌｌ＋Ｓｉｎ＋Ｓｒｉ”Ｓ’＋２”Ｓ
ｌ”Ｓ？２”Ｓ）ノ次に、多数決回路の閾値を１７．ｌ
１ｌｉ、１５．・・・、りの如く高い伯から順次ドげて
いくことの利点について説明する。いま、−例として間
イホ（か１７の場合を占えてみる。この場合、誤りが１
６個以下のときには、誤った１汀１にを行うことはない
（Ｉ芝１イ１貞９では誤った訂正を行うことがある）。

１（１縮ビ１，１・を省略したときの複合ナエンクマ］
・リクスへは７食でのような月イになっている。

＼ 先：ｒｆ＋ヒントを除いｔ−個所に１６個以ドの１．１
“１りかある１１４合、１，１．“（リパクーンとマト
リックスＡとの４１′１に、ｂける°゛１゛°の数は、
１１１／犬ても１６′”である、　＋４”Ｊ（１白は１
７なのて、１１”ｌり訂１１を杓わない。すなわち、＋
Ｉ’：Ｌつだ訂１１−は′４１わない。また、　１６個
以ドの謂りが先頭ヒントを含んだ個所に生じている場合
には１．１ＬｌｔリパターンとマトリックスＡとのＪＪ
ｌｌｌこおける”ｌ”の数が１７となることがある。当
然、先頭ヒ、１・のみの場合は１７となる。１５個の誤
りが、先頭ヒ、ｌ・を昔んたＡの各行にのみ東中する場
合も”ｌ”の数は１７となる。このような場合は先頭ヒ
ツトを１１１止するのて、先頭ピントのみに関して止し
い誤り訂正がなされることになる。以１−述へた操作を
繰り返して２７２回行うので、閤イ１１１を１７とする
ことにより、１６個以ドのｉｔｊ％りに関しては、その
うちいくつかの、渋りを訂正することになる。しかも、
誤った訂ＩＦを行うことはない。

つきに閘（ｔｒｉを１６にＦげて１−述と同じ操作を行
うと　＞ｌｌ＋然、１５個以ドの誤りに対して誤った訂
正はイ１われす、いくつかの正しい誤り訂正が行われる
、二とになる。

さらに、１苫１イ直を１５．１４．１３．１２，１１．
ｔｏに設定して１．１“（す、１’　ｉＥを行う。この
ことによって、１６ヒツト以ド〜８ビｙｌ・以ｉ・のか
なりの誤りを訂＋Ｆすることになる。

最後に、本来の閾値８に設定して誤り訂正を行う。この
場合には、本来の符号誤り訂正能力により、８ピント以
下の残された誤りすべてを訂ＩＦすることができる。

以」−述べたとおり、閾値を１７〜８に下げて順次誤り
訂正を行うことによって、８ピント以下の誤リスべてと
、９ビット〜１６ビントの１慎りの多くを訂正すること
ができる。

第３図は、本発明を適用した第２の実施例を示す。第４
図は、ｃｐｕ　（図示せず）の制御手順を示すフローチ
ャートである。

第１図に示した誤り訂正回路は、その都度ＩＡＩ値を設
定し直し、前回の誤り訂正によって得たデータを再度ロ
ードし、もって訂正を行う方式であった。そのために、
かなりの処理時間を要することになる。第３１′）／、
１に、」＜シた１３′（り訂ｊＦ−回路は、人１゛イ［
（分をハードウェア化して高速処理を可能としたもので
ある。回路構成は、はとんと第１図と同様であるか、謂
り訂ＩＩ−処理と１２ｊ　（ｔｒ＋の設定を自動的に行
うよう構成した点か異なる。なお、第１図に示した構成
要素とほぼ同　の機能をイ１する構成要素には回　の番
弓を伺しである。

本図中、３００はデータセレクタ、３０１はタイミンク
ジェネレータ、３０２は多数決回路、３０３はデータリ
ート信号、３０４　　はダミークロック信号、３０５　
　はテ゛−タロードクロック信号、３０６はコレクトク
ロンク信じ、３０７は次回に使用する保存用データ、３
０８は誤り訂１１後のシリアルデータ、３０８はｌパケ
ント分のテークをテストし終った時点のタイミング信号
を表す。

第１図において述へた如く、ＣＰＵ　＜　開示せず）は
スタート帖ｑ１１０を発生させる。このスタート４’Ｖ
　”：’に応答してタイミングジェネレータ３０１　は
リセ、１・信号１２４を発生させ、シンドロームレジス
タ＋０６内の各レジスタを全てクリアすると共に、多数
決回路３０２の１Ｊ５１　（＋ｆｊを１７にセントする
。つきに、ＣＰＵは誤り釘止前のテーク１１４としてパ
ラレルテークをセンｌ−Ｌ、ロート信号Ｉｌｌを発生さ
せてデータをロートする。並直変換回路１０２へのロー
ドは、ロードクロツタ信号＋２２を用いて行う。このパ
ラレルローＦの後に、ロードクロツタ信号１２３に応答
してデータレジスタ１０３およびシンドロームレジスタ
ＩＯ’６へのデータロードが行われる。データセレクタ
３００は、ロード時にはロートデータを、また誤り訂正
時には保存用データ３０７を通過させるためのゲート回
路である。このようにして、■パケント分２７２ビット
全部のデータロー（・を完ｒする。

テークロードを完ｒすると、タイミンクジェネレータ３
０１は誤り訂正動作用の信号を出力する。

すなわち、コレツトゲーＩ・回路１０８を開き、コレツ
Ｉ・クロ、クイ８号３０６によってシンドロームレジス
タ１０６の歩進と、データレジスタ１．０３の歩進およ
？〕誤り訂正とを行う。最初に用いる閾値は１７である
。この誤り訂正動作は、第１図において述べたと同様、
２７２　ヒン）・分すへてについてイ１う。この１１ｊ
７、テークレジスタ１０３内にＺ−１：、ｊ！ζ１自白
を１７として処理をしｔ二ときの１．ツリ＋ｑｌ’　ｉ
ｔ後のテーク２７２　ヒン１か残されている。

この段階において、エラーステータス（ｒＴ号１２７か
エラーを表小していれば、テークレジスタ１０３内のデ
ータには未だ誤りが残っていることになる。したかって
、この場合には１！ζｌ　萌を１だけ減して１１１ひ誤
り訂＋Ｆを行う。

多オ文決回路３０２はエラーステータス悟可１２７を受
信し、未だ誤りが存在すると判断したときには、ｌパケ
７トエンド信号のタイミンクに尾、答して１ｊ４１　（
＋白を１だけ１１表する。シンＩ・ローノ、・レジスタ
１０６の周期は２７３ヒツＩ・なので、タミークロンク
（、ｉ　Ｌ３３０４によって、シンドロームレジスタ１
０６を１　ヒン；・分だけシフ）・する。その後に、閾
イ１／口８を用いて＋ｆｌｔす［りＴ　＋Ｅをイ１う。

すべての誤りが訂正され、エラーステータスイ４＋Ｈ２
７にそのことが表示されると、ＣＰＵはデータ読出しに
入る。

また、岡４＋ｒ４を９まてトげても誤り訂１１−を行い
ゼＩなかったと澤は、エラーステーク７１１１号１２７
に、、＋□１り表ンＪ＼？イｊうと共に、レディ（、Ｓ
＋ＩＩ７を出力する。

亭−夕の１；ンしみ出しは、データリートイ菖号３０３
に応答して行う。データリーｉ・クロンク信胃３０５に
よって、テークレジスタ１０３内のデータを直雛変］シ
！回路＋０２に導く。レディ信号１１７に応答して、Ｃ
ＰＵはパラレルテーク１１５を読み取るためのデータリ
ード信号３０３　を繰り返し出力し、もって誤り；＋ｒ
　１＋二後における１パケント分のデータを復元する。

第５図は、多数決回路の動作を説明するブロック図であ
る。ここて、５００は多数決入力信号（Ａ。

〜　Ａい）　、　５０１は多数決回路、５０２は減算回
路、５．０３１−１ｌゲ一ト回路、５０４は閾値を１だ
け減するだめの減算命令信号、５０５は閾値信号、５０
６は多数決出力信号である。また、既述の如く、１０８
はコレクトゲート回路、１２４はクリア信号、１２７は
エラーステータス信号、３０９は１パケントエンド信号
である。

７欣３’Ｊ　ｌ”Ｊ路５０２は、リセットイハ号１２４
によって予め”１７”にセントされている。すなわち、
１７が最ネ刀のｌ蹟１　（直となる。１田目１の２７２
　ビ゛ツトについて、各ヒントことの訂正が終了すると
、１パケント工ント信号３０９はゲーＩ・５０３を伺勢
してエラーステータス信号１２７を通過させ、もって減
ｑ命令信す５０４を送出させる。この減■命令信号５０
４により、初期設定された閾値１７を１だけ減して、１
６に、没定し、閾値信号５０５を送出する。多数決回路
５０１では、多数決入力（Ｍ号Ａ０〜Ａ、について、閾
値信号５０５の指定する閾値より大のときのみ多数決出
力信号５０６を出力する。これを各ビットについて行い
、閾値１６における操作を終了する。

更に、上述した操作を１圀値１５〜８について、繰り返
し行う。

なお、第１図および第３図に示した各実施例においては
、閾値を１７．・・・、８の順に下げていき誤り訂正を
行ったが、例えば途中の閾値を１１．１０．８の如く設
定することにより、処理時間を短縮することができる。

この場合には、誤り訂正能力は一］Ｌ述の実施例に比べ
て若干低下することになる。すなわち、この場合りこは
、８ビン）・以ドの誤り全てと、８ヒツトおよび１０ビ
ットの誤りのがなりの数を訂正することになる。また、
１４　（Ｋｆを例えば、１７．１５．＋３．ＩＩ、９と
することにより、同様に短時間で誤り訂正動作を終了さ
せることができる。

以」−説明したとおり、本発明によれば　１パケツＩ・
中８ピント以下の誤りはすべて、９ビツト以」−１６ヒ
ツト以下の誤りはかなりの割合で誤り訂正を行うことか
できるので、文字コード放送のサービスエリアを拡大す
ると共に、誤り表示を少なくすることができる。計算機
シミュレーションによると、９ピツ）　、１０ビツトに
ついては１００％、ＩＩ　ヒツトは９５％程度の誤り訂
正が可能であった。

なお、第１図に示した第１の実施例では、基本の誤り訂
正回路をほとんど変更することなく、閾値だけを外部か
ら指定し得るようしたので、従来からの回路にソフトウ
ェア、ｑ［（を追加することによって１）（１中に実現
できるという利点がある。

また、第３図に小した第２の−Ｕ施例ては、Ｉ−述１、
　ｆ−第１の実施例のンフＩ・ウェアｒｑ＋＋をバーＩ
・ウェアによって実現するようにしたので、高速処理が
ＩＩｆ能である。

Ｉｌ’ｉ後に述べた第３の実施例では、ｍｎ次下げてい
くへき閾値の種類を少くしているので、１渋り訂ｉ１Ｅ
に要する時間を短縮することができる。

このように、本発明はテレビ佑喀の垂直帰線期間を利用
する文字コーＩ・放送に適用し得るものであるが、全テ
レヒラインを用いて伝達を行う１．Ｉｊ用波形のコード
放送にも適用できるのはもちろんである。更に、その他
の多数決′ｊｑ号復号回路にも応用することかできる。

【図面の簡単な説明】

第１図は本発明の１実施例を示すソロンク図、第２図は
第１図の制御手順を示すフローチャー１・、ｆｉｓ３図
は本発明の別実施例を示すソロツク図、第４図は第３′
図の制御手段を示すフローチャーｉ・、第５図は多数決
回路の動作説明図である。 １００・・・出力が−１−　。 １０１・・・人力ポート、 １０２・・・廉直／的並変換回路、 １０３・・・データレジスタ、 ＋０４・・・タイミングジェネ（／−り、１０５・・・
ロードケー（・回路、 ＋０６・・・シンドロームレシスク、 １０７・・・多数決回路、 １０８・・・コレクトゲート回路、 １０９・・・エラーステータスレジスタ、１１０・・・
スタート信号、 ｉｌｌ・・・ロート信け、 １１３・・・コレクト信号、 １１４・・・誤り訂正前のデータ、 １１５・・・誤り訂正後のデータ、 １１６・・・シリアルロートデータ、 １１？・・・レディ信号、 １１８・・・シンドロームレジスタ信５号、１１８・・
・、１ツリ１，１市伯弓、 １２０・・・ロートケートイ、゛、Ｘ″ｆ、１２１　　
・・コレクトケ−１・侶ＶＪ、＋２２・・・ロートタイ
ミング（ｔ”＋　’ｉ、＋２３・・・ロード用りロンク
信？、 １２４・・・リセントイＣ）５３． １２Ｂ・・・−１（り訂１１クロンクイＦ）け、１２７
・・・エラーステータスイバ号、１２８・・・２を法と
する加算器、 １２８・・・悶イｆｊ指定信号、 ３００・・・データセレクタ、 ３０１・・・タイミングジェネレータ、３０２・・・多
数決回路、 ３０３・・・チータリートイ昌号、 ３０４・・・タミークロックイ菖司、 ３０５・・・デークリートクロック信号、３０６・・・
コレクトクロックイ古号、３０７・・・保存用データ、 ３０８・・・誤り訂正後のシリアルデータ、３０９・・
弓パケントエント信１号、 ５００・・・多数決人力値°・）、 ５０１・・・多数決回路、 ５０２・・・ｊ賎ａ回路、 ５０３・・・ゲート回路、 ５０４・・・−１命令信吟、 ５０５　・・・１樹有ｒｊ　イへ　号　、５０６・・・
多数決出力信号。 特許出願人　１」木放送協会 第４図 第５図 １ハ６ケ／Ｆエイ４呂号

Claims (1)

1. 【特許請求の範囲】 ｌ）多紗決差集合巡回符号を用いる多数決判定回路、シ
   ンドロームレジスタ、データレジスタを含む誤り訂正復
   号系において、前記多数決判定回路に減算回路を４１加
   すると共に、前記多数決判定回路の判定閾値を多数決回
   路入力素子数以内の特定値に設定し、巡回訂正後に、ｉ
   ｉ：Ｓ記減算回路を介して判定閾値から順次に特定数ず
   つ減算し、判定閾値が所定値に達するまで敏少させて訂
   正復号するようにしたことを特徴とする誤り訂正復号方
   式。 ２）　データ信号２７２　ビット、情報信号１９０ビ・
   ントおよびパリティピッＩ・８２ビットの信号を用い、
   前記多数決判定回路の判定閾値を予め１７に設定すると
   共に、前記特定数を１として、前記判定ＩＡＩ　（＋ｆ
   ｉ　ｌ　？を順次半（ｉｆｊ　９に達するまでｊ威少さ
   せて訂正復号するようにしたことを特徴とする特許請求
   の範囲第１項記載の誤り訂正復号方式。 ３）前記判定閾値の設定を、外部装置からの指令に基づ
   いて、変更するようにしたことを特徴とする特許請求の
   範囲第１項記載の誤り訂正復号方式。 ４）前記判定閾値の設定、データの再ロード動作をハー
   ドウェアによって行い、誤り処理時間を短縮すると共に
   、ソフトウェアの負担を軽減したことを特徴とする特許
   請求の範囲第１項記載の誤り訂正復号方式。 ５）前記判定閾値の減少量を２または３として誤り訂正
   時間を短縮させるようにしたことを特徴とする特許請求
   の範囲第１項記載の誤り訂正復号力式。 ６）前記判定量イ１へを１３からスタートさせ、誤り訂
   正時間を短縮させるようにしたことを特徴とする特許請
   求の範囲第１項記載の誤り訂正復号方式。