JPH01120847A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01120847A JPH01120847A JP62278285A JP27828587A JPH01120847A JP H01120847 A JPH01120847 A JP H01120847A JP 62278285 A JP62278285 A JP 62278285A JP 27828587 A JP27828587 A JP 27828587A JP H01120847 A JPH01120847 A JP H01120847A
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- etching
- electrodes
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- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電極・配線のピッチをフォト・リソグラフィ技術で決ま
る程度よりも狭くして微細化することを可能にした構造
をもつ半導体装置に関し、電極コンタクト・ホールの構
造に極めて簡単な改変を加えるのみで、電極・配線のピ
ッチ微細化を可能にすることを目的とし、 窒化シリコン膜などを耐酸化性マスクとする選択的酸化
法で形成されたフィールド絶縁膜と、狭小化を要求され
る方向に在るエツジとしては表出された前記フィールド
絶縁膜のそれで画定され且つ該方向とは異なる方向に在
るエツジは他の絶縁膜をパターニングすることで得られ
たそれで画定された電極コンタクト・ホールと、該電極
コンタクト・ホールを覆う電極・配線とを備えるよう構
成する。
る程度よりも狭くして微細化することを可能にした構造
をもつ半導体装置に関し、電極コンタクト・ホールの構
造に極めて簡単な改変を加えるのみで、電極・配線のピ
ッチ微細化を可能にすることを目的とし、 窒化シリコン膜などを耐酸化性マスクとする選択的酸化
法で形成されたフィールド絶縁膜と、狭小化を要求され
る方向に在るエツジとしては表出された前記フィールド
絶縁膜のそれで画定され且つ該方向とは異なる方向に在
るエツジは他の絶縁膜をパターニングすることで得られ
たそれで画定された電極コンタクト・ホールと、該電極
コンタクト・ホールを覆う電極・配線とを備えるよう構
成する。
本発明は、電極・配線のピッチをフォト・リソグラフィ
技術で決まる程度よりも狭くして微細化することを可能
にした構造をもつ半導体装置に関する。
技術で決まる程度よりも狭くして微細化することを可能
にした構造をもつ半導体装置に関する。
一般に、半導体装置に於ける電極・配線を形成するには
、表面に在る絶縁膜に電極コンタクト・ホールを形成し
、その電極コンタクト・ホールを覆い、且つ、それより
も大きめの電極・配線を形成することが普通である。
、表面に在る絶縁膜に電極コンタクト・ホールを形成し
、その電極コンタクト・ホールを覆い、且つ、それより
も大きめの電極・配線を形成することが普通である。
そのように大きめの電極・配線を形成する理由は、電極
コンタクト・ホールに対し、電極・配線が若干ずれたと
しても、下地である導電領域が露出されないようにして
おかないと、その下地がエツチングされてしまうからで
ある。
コンタクト・ホールに対し、電極・配線が若干ずれたと
しても、下地である導電領域が露出されないようにして
おかないと、その下地がエツチングされてしまうからで
ある。
従って、電極コンタクト・ホールを介して下地とコンタ
クトを採るようにした電極・配線のピッチは、（電極コ
ンタクト・ホールの大きさ）＋２×（電極の被り余裕）
＋（電極・配線間隔）で決まることになり、これは、通
常、フォト・リソグラフィ技術の精度に、依存し、それ
より小さいものを作成することはできない。尚、電極の
被り余裕とは、電極が電極コンタクト・ホールよりも大
きくなっている部分を謂う。
クトを採るようにした電極・配線のピッチは、（電極コ
ンタクト・ホールの大きさ）＋２×（電極の被り余裕）
＋（電極・配線間隔）で決まることになり、これは、通
常、フォト・リソグラフィ技術の精度に、依存し、それ
より小さいものを作成することはできない。尚、電極の
被り余裕とは、電極が電極コンタクト・ホールよりも大
きくなっている部分を謂う。
前記したように、半導体装置を微細化するに際しては、
電極・配線のピッチを如何に狭くするかが一つの問題に
なるが、現在、フォト・リソグラフィ技術で得られる限
界の値になっていて、これ以上に狭くするには、別の工
夫が必要となる。
電極・配線のピッチを如何に狭くするかが一つの問題に
なるが、現在、フォト・リソグラフィ技術で得られる限
界の値になっていて、これ以上に狭くするには、別の工
夫が必要となる。
然しなから、工夫とはいっても、工程が複雑になって製
造歩留りが低下したり、コスト上昇を招来したり、現在
の技術で対応が困難になるなどしては意味がない。
造歩留りが低下したり、コスト上昇を招来したり、現在
の技術で対応が困難になるなどしては意味がない。
本発明は、電極コンタクト・ホールの構造に極めて簡単
な改変を加えるのみで、電極・配線のピッチ微細化を可
能にしようとする。
な改変を加えるのみで、電極・配線のピッチ微細化を可
能にしようとする。
本発明者は、電極・配線のピッチを狭める要求に応える
為、厳しい位置合わせ精度が要求される方向に在る電極
コンタクト・ホールのエツジとしてフィールド絶縁膜の
エツジそのものを利用することを考えた。
為、厳しい位置合わせ精度が要求される方向に在る電極
コンタクト・ホールのエツジとしてフィールド絶縁膜の
エツジそのものを利用することを考えた。
通常、半導体装置に於いては、前記のように狭いピッチ
が要求されるのはＸ方向或いはＹ方向の何れかであり、
例えば、それがＸ方向である場合、Ｙ方向に関しては許
容度が大きいのが普通であり、従って、そちらの方向に
該当する電極コンタクト・ホールのエツジはマスクを用
いて形成すれば良い。
が要求されるのはＸ方向或いはＹ方向の何れかであり、
例えば、それがＸ方向である場合、Ｙ方向に関しては許
容度が大きいのが普通であり、従って、そちらの方向に
該当する電極コンタクト・ホールのエツジはマスクを用
いて形成すれば良い。
さて、従来、耐酸化性マスクとして窒化シリコン（Ｓｉ
３Ｎ４）膜などでシリコン半導体基板の一部表面を覆っ
てから選択的熱酸化を行うことに依り、二酸化シリコン
（Ｓｉ０２）からなるフィールド絶縁膜を形成すること
が行われている。
３Ｎ４）膜などでシリコン半導体基板の一部表面を覆っ
てから選択的熱酸化を行うことに依り、二酸化シリコン
（Ｓｉ０２）からなるフィールド絶縁膜を形成すること
が行われている。
このような技術に依って形成されたフィールド絶縁膜の
エツジには、必ず、バーズ・ピーク（ｂｉｒｄ’ ｓ
ｂｅａｋ）と呼ばれている横方向の酸化が生じ、耐
酸化性マスクとして用いたＳｉ３Ｎ４膜を除去すると、
当初、予定された大きさの面積に比較して小さいそれを
もつシリコン半導体基板表面が露出されることが知られ
ている。
エツジには、必ず、バーズ・ピーク（ｂｉｒｄ’ ｓ
ｂｅａｋ）と呼ばれている横方向の酸化が生じ、耐
酸化性マスクとして用いたＳｉ３Ｎ４膜を除去すると、
当初、予定された大きさの面積に比較して小さいそれを
もつシリコン半導体基板表面が露出されることが知られ
ている。
本発明では、これを電極コンタクト・ホールに於ける所
定方向に在るエツジを画定するのに利用し、電極・配線
のピッチ狭小化を実現し、フォト・リソグラフィ技術の
如何に捉われることなく半導体装置の寸法を小型にする
ことを可能にしている。
定方向に在るエツジを画定するのに利用し、電極・配線
のピッチ狭小化を実現し、フォト・リソグラフィ技術の
如何に捉われることなく半導体装置の寸法を小型にする
ことを可能にしている。
第１図は本発明の詳細な説明する為の工程要所に於ける
半導体装置を表す図であり、（Ａ）は要部子ｔｍ図、（
Ｂ） は（Ａ） に見らａるｖＡｘ−ｘに沿う要部切断
側面図、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙに沿う要部
切断側面図である。尚、ここでは、ダイナミック・ラン
ダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＤＲＡＭ）に於けるメモリ・セルを対象にし
ている。
半導体装置を表す図であり、（Ａ）は要部子ｔｍ図、（
Ｂ） は（Ａ） に見らａるｖＡｘ−ｘに沿う要部切断
側面図、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙに沿う要部
切断側面図である。尚、ここでは、ダイナミック・ラン
ダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＤＲＡＭ）に於けるメモリ・セルを対象にし
ている。
図に於いて、１はｐ型シリコン半導体基板、２はＳｉＯ
２からなるフィールド絶縁膜、３はＳｉＯ２からなるゲ
ート絶縁膜、４８．４□はワード線として作用する多結
晶シリコンからなるゲート電極・配線、５．はビット線
コンタクト領域であるｎ＋型ソース領域、６Ｉ、６□は
キャパシタ・コンタクト領域であるｎ＋型ドレイン領域
、７は化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成した５ｉ０２
からなる眉間絶縁膜、８１，８□は多結晶シリコンから
なるメモリ・キャパシタの一方の電極である蓄積電極を
それぞれ示している。
２からなるフィールド絶縁膜、３はＳｉＯ２からなるゲ
ート絶縁膜、４８．４□はワード線として作用する多結
晶シリコンからなるゲート電極・配線、５．はビット線
コンタクト領域であるｎ＋型ソース領域、６Ｉ、６□は
キャパシタ・コンタクト領域であるｎ＋型ドレイン領域
、７は化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成した５ｉ０２
からなる眉間絶縁膜、８１，８□は多結晶シリコンから
なるメモリ・キャパシタの一方の電極である蓄積電極を
それぞれ示している。
図の特に（Ｂ）と（Ｃ）から明らかなように、メモリ・
キャパシタの蓄積電極８Ｉ及び８．に対応する電極コン
タクト・ホールのエツジは、Ｘ方向に関しては、層間絶
縁膜７のパターニングに依って画定されているが、Ｙ方
向、即ち、電極・配線のピッチを狭小化するのに対象と
して採り上げられるべき方向に関してはバーズ・ピーク
を有するフィールド絶縁膜２のエツジそのものを利用し
て画定している。
キャパシタの蓄積電極８Ｉ及び８．に対応する電極コン
タクト・ホールのエツジは、Ｘ方向に関しては、層間絶
縁膜７のパターニングに依って画定されているが、Ｙ方
向、即ち、電極・配線のピッチを狭小化するのに対象と
して採り上げられるべき方向に関してはバーズ・ピーク
を有するフィールド絶縁膜２のエツジそのものを利用し
て画定している。
ここで、Ｆをフォト・リソグラフィ技術に依って決まる
最小線幅、Ｍを位置合わせ余裕、Ｂをバーズ・ピークの
長さとすると、ＤＲＡＭに於けるセンス増幅器のピッチ
は、本発明の場合、ｏｅ２ （Ｆ＋Ｍ−Ｂ） となる。因みに、従来技術に依ると、 ■２ （Ｆ＋Ｍ） となる。
最小線幅、Ｍを位置合わせ余裕、Ｂをバーズ・ピークの
長さとすると、ＤＲＡＭに於けるセンス増幅器のピッチ
は、本発明の場合、ｏｅ２ （Ｆ＋Ｍ−Ｂ） となる。因みに、従来技術に依ると、 ■２ （Ｆ＋Ｍ） となる。
例えば、Ｆ＝１．０ （、ｃｒｍ） 、Ｍ＝０．３ （
μｍ） 、Ｂ＝０．３ Ｃμｍ〕とし、これら数値を前
記式に代入して計算すれば直ちに判るが、本発明に依る
場合、２３〔％〕も縮小されるのである。
μｍ） 、Ｂ＝０．３ Ｃμｍ〕とし、これら数値を前
記式に代入して計算すれば直ちに判るが、本発明に依る
場合、２３〔％〕も縮小されるのである。
そこで、本発明に依る半導体装置に於いては、窒化シリ
コン膜などを耐酸化性マスクとする選択的酸化法で形成
されたフィールド絶縁膜と、狭小化を要求される方向に
在るエツジとしては表出された前記フィールド絶縁膜の
それで画定され且つ該方向とは異なる方向に在るエツジ
は他の絶縁膜をパターニングすることで得られたそれで
画定された電極コンタクト・ホールと、該電極コンタク
ト・ホールを覆う電極・配線とを備えている。
コン膜などを耐酸化性マスクとする選択的酸化法で形成
されたフィールド絶縁膜と、狭小化を要求される方向に
在るエツジとしては表出された前記フィールド絶縁膜の
それで画定され且つ該方向とは異なる方向に在るエツジ
は他の絶縁膜をパターニングすることで得られたそれで
画定された電極コンタクト・ホールと、該電極コンタク
ト・ホールを覆う電極・配線とを備えている。
前記手段を採ることに依り、電極コンタクト・ホールを
なすエツジのうち、狭小化が要求されている方向に在る
ものはフィールド絶縁膜のエツジを利用するようにして
いるから、電極コンタクト・ホールの大きさ、延いては
、電極・配線のピンチをフォト・リソグラフィ技術で決
まる程度よりも狭くして微細化することが可能であり、
従って、半導体装置に於ける各素子は縮小され、集積度
を向上することができ、そして、これを実現するには、
電極コンタクト・ホールを形成する為のマスクに若干の
改変を加えれば良いのであるから、現用の技術で充分に
対処することが可能である。
なすエツジのうち、狭小化が要求されている方向に在る
ものはフィールド絶縁膜のエツジを利用するようにして
いるから、電極コンタクト・ホールの大きさ、延いては
、電極・配線のピンチをフォト・リソグラフィ技術で決
まる程度よりも狭くして微細化することが可能であり、
従って、半導体装置に於ける各素子は縮小され、集積度
を向上することができ、そして、これを実現するには、
電極コンタクト・ホールを形成する為のマスクに若干の
改変を加えれば良いのであるから、現用の技術で充分に
対処することが可能である。
第２図乃至第１５図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける図であり、第２図乃至第
８図は第１図に見られる線Ｘ−Ｘに沿う要部切断側面図
、第９図乃至第１４図は第１図に見られる線Ｙ−Ｙに沿
う要部切断側面図をそれぞれ表し、以下、これ等の図を
適宜参照しつつ説明する。尚、第１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
解説する為の工程要所に於ける図であり、第２図乃至第
８図は第１図に見られる線Ｘ−Ｘに沿う要部切断側面図
、第９図乃至第１４図は第１図に見られる線Ｙ−Ｙに沿
う要部切断側面図をそれぞれ表し、以下、これ等の図を
適宜参照しつつ説明する。尚、第１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
ここで、各図に関する注意事項を記述すると次の通りで
ある。即ち、第１図は綜合的な図であるから、特に挙げ
なくても、各工程に互って常に参照するものとし、また
、第１図で表されている範囲と他の図に表されているそ
れとは必ずしも一致せず、他の図の方がより広範囲を表
している場合もある。尚、第１図に於いては、薄明にす
る為、メモリ・キャパシタに於ける他方の電極であるセ
ル・プレートと呼ばれている対向電極、トランスファ・
ゲート・トランジスタのソース領域に於けるビット線コ
ンタクト窓、ビット線、ワー・ド線を実質的に低抵抗化
する為の配線、その絶縁膜などは省略されている。
ある。即ち、第１図は綜合的な図であるから、特に挙げ
なくても、各工程に互って常に参照するものとし、また
、第１図で表されている範囲と他の図に表されているそ
れとは必ずしも一致せず、他の図の方がより広範囲を表
している場合もある。尚、第１図に於いては、薄明にす
る為、メモリ・キャパシタに於ける他方の電極であるセ
ル・プレートと呼ばれている対向電極、トランスファ・
ゲート・トランジスタのソース領域に於けるビット線コ
ンタクト窓、ビット線、ワー・ド線を実質的に低抵抗化
する為の配線、その絶縁膜などは省略されている。
第２図、第９図参照
（１） 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、能動領域を覆
うフォト・レジスト膜を形成した後、イオン注入法を適
用することに依り、硼素（Ｂ）イオンの打ち込みを行い
、素子間分離領域（図示せず）を形成する。
ジスト・プロセスを適用することに依り、能動領域を覆
うフォト・レジスト膜を形成した後、イオン注入法を適
用することに依り、硼素（Ｂ）イオンの打ち込みを行い
、素子間分離領域（図示せず）を形成する。
（２）前記能動領域を覆うフォト・レジスト膜を除去し
てから、Ｓ ｉ ３ Ｎ ４膜などを耐酸化性マスクと
する選択的熱酸化法を適用することに依り、フィールド
絶縁膜２を形成する。
てから、Ｓ ｉ ３ Ｎ ４膜などを耐酸化性マスクと
する選択的熱酸化法を適用することに依り、フィールド
絶縁膜２を形成する。
（３）前記のようにして形成されたフィールド絶縁膜２
に於いては、そのエツジが耐酸化性マスクの内側にも入
り込んでいることは良く知られていて、通常、その入り
込みは約３０００ （人〕程度になる。
に於いては、そのエツジが耐酸化性マスクの内側にも入
り込んでいることは良く知られていて、通常、その入り
込みは約３０００ （人〕程度になる。
従って、Ｓｉ３Ｎ、膜などの耐酸化性マスクを除去する
と、その下からバーズ・ビーク２Ａが現れる。
と、その下からバーズ・ビーク２Ａが現れる。
第３図、第１０図参照
（４）熱酸化法を適用することに依り、厚さ例えば２０
０〔人〕程度のＳ ｉ Ｏ２からなるゲート絶縁膜を形
成する。
０〔人〕程度のＳ ｉ Ｏ２からなるゲート絶縁膜を形
成する。
（５）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を形成する。
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を形成する。
（６）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターニングを行って
ワード線となるゲート電極・配線４１．４□、４．・・
・・を形成する。
に依り、前記多結晶シリコン膜のパターニングを行って
ワード線となるゲート電極・配線４１．４□、４．・・
・・を形成する。
（７） イオン注入法を適用することに依り、Ａｓイ
オンの打ち込みを行ってｎ＋型ソース領域５１＋５□
・・・・、ｎ＋型ドレイン領域６８．６□・・・・を形
成する。
オンの打ち込みを行ってｎ＋型ソース領域５１＋５□
・・・・、ｎ＋型ドレイン領域６８．６□・・・・を形
成する。
尚、ソース領域はビット線コンタクト領域となり、また
、ドレイン領域はメモリ・キャパシタに於ける蓄積電極
のコンタクト領域となることは云うまでもない。また、
前記のイオン注入を行うに先立ち、必要あれば、表面に
薄い５ｉ０２からなる保護膜を形成して良い。
、ドレイン領域はメモリ・キャパシタに於ける蓄積電極
のコンタクト領域となることは云うまでもない。また、
前記のイオン注入を行うに先立ち、必要あれば、表面に
薄い５ｉ０２からなる保護膜を形成して良い。
（８）ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕程度の５ｉ０２からなる層間絶縁膜７を形
成する。
００ （人〕程度の５ｉ０２からなる層間絶縁膜７を形
成する。
第４図、第１１図参照
（９） 通常のフォト・リソグラフイ技術に於けるレ
ジスト・プロセス及びエツチング・ガスをＣＦ。
ジスト・プロセス及びエツチング・ガスをＣＦ。
＋０２とする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、層間絶縁膜７の異方性エツチングを行
って電極コンタクト・ホール７Ａを形成する。
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、層間絶縁膜７の異方性エツチングを行
って電極コンタクト・ホール７Ａを形成する。
この場合のエツチング・マスクとして考慮すべき点は、
Ｘ方向に関しては表出される能動領域を設計値通りに規
制するように、そして、Ｙ方向に関してはフィールド絶
縁膜２のエツジが現れるように若干大きめにそれぞれ設
定することである。
Ｘ方向に関しては表出される能動領域を設計値通りに規
制するように、そして、Ｙ方向に関してはフィールド絶
縁膜２のエツジが現れるように若干大きめにそれぞれ設
定することである。
ところで、この工程は、本発明にとって大変重要であり
、フィールド絶縁膜２のバーズ・ビーク２Ａ（第３図参
照）をエツチングで損傷することなく表出させるには、
層間絶縁膜７をエツチングして半導体基板ｌが表出した
際に於けるＲＩＥプラズマの発光スペクトル変化を確実
に検出してエツチングの終点にしなければならない。こ
のようにすることで、通常のフォト・リソグラフィ技術
では達成不可能な程度に小さく設計された電極コンタク
ト・ホール７Ａを寸法通り正確に形成し、その結果、電
極・配線のピッチ狭小化、従って、メモリ・セルの縮小
化が達成されるのである。
、フィールド絶縁膜２のバーズ・ビーク２Ａ（第３図参
照）をエツチングで損傷することなく表出させるには、
層間絶縁膜７をエツチングして半導体基板ｌが表出した
際に於けるＲＩＥプラズマの発光スペクトル変化を確実
に検出してエツチングの終点にしなければならない。こ
のようにすることで、通常のフォト・リソグラフィ技術
では達成不可能な程度に小さく設計された電極コンタク
ト・ホール７Ａを寸法通り正確に形成し、その結果、電
極・配線のピッチ狭小化、従って、メモリ・セルの縮小
化が達成されるのである。
第５図、第１２図参照
ａの ＣＶＤ法を適用することに依り、厚さ例えば２０
００ （人）程度の多結晶シリコン膜８を形成する。
００ （人）程度の多結晶シリコン膜８を形成する。
ａυ 通常のフォト・リソグラフィ技術を適用すること
に依り、多結晶シリコン膜８のパターニングを行い、メ
モリ・キャパシタに於ける一力の電極である蓄積電極８
１．８□ ・・・・を形成する。
に依り、多結晶シリコン膜８のパターニングを行い、メ
モリ・キャパシタに於ける一力の電極である蓄積電極８
１．８□ ・・・・を形成する。
第６図、第１３図参照
（２）熱酸化法を適用することに依り、少なくとも電極
８Ｉ、８□ ・・・・を覆うＳ ｉ Ｏ２膜を形成する
。
８Ｉ、８□ ・・・・を覆うＳ ｉ Ｏ２膜を形成する
。
ここで形成したＳ ｉ ０２膜はメモリ・キャパシタの
誘電体膜として作用するものであって、例えば１００〔
人〕程度と極薄いので図示されていない。
誘電体膜として作用するものであって、例えば１００〔
人〕程度と極薄いので図示されていない。
０３ ＣＶＤ法を適用することに依り、厚さ例えば２
０００ Ｃ人〕程度の多結晶シリコン膜９を形成する。
０００ Ｃ人〕程度の多結晶シリコン膜９を形成する。
ａａ 通常のフォト・リソグラフィ技術を適用゛する
ことに依り、多結晶シリコン膜９のパターニングを行い
、メモリ・キャパシタの他方の電極であるセル・プレー
トと呼ばれる対向電極９．。
ことに依り、多結晶シリコン膜９のパターニングを行い
、メモリ・キャパシタの他方の電極であるセル・プレー
トと呼ばれる対向電極９．。
９□ ・・・・を形成する。
第７図、第１４図参照
αω ＣＶＤ法を適用することに依り、厚さ例えば２５
００ （人〕程度の５ｔｏ２からなる眉間絶縁膜１０を
形成する。
００ （人〕程度の５ｔｏ２からなる眉間絶縁膜１０を
形成する。
Ｑ６） 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセス及びエツチング・ガスをＣＦ。
ジスト・プロセス及びエツチング・ガスをＣＦ。
＋０２とするＲＩＥ法を適用することに依り、眉間絶縁
膜１０の表面からシリコン半導体基板１の表面に達する
異方性エツチングを行って電極コンタクト・ホールＩＯ
Ａを形成する。
膜１０の表面からシリコン半導体基板１の表面に達する
異方性エツチングを行って電極コンタクト・ホールＩＯ
Ａを形成する。
この場合のエツチング・マスクとして考慮すべき点は、
前記説明した電極コンタクト・ホール７Ａの形成時と同
様であって、Ｘ方向に関しては表出される能動領域を設
計値通りに規制するように、そして、Ｙ方向に関しては
フィールド絶縁膜２のエツジが現れるように若干大きめ
にそれぞれ設定することであり、その他の注意事項、例
えばエツチングの終点検出などについても同じようにす
る。
前記説明した電極コンタクト・ホール７Ａの形成時と同
様であって、Ｘ方向に関しては表出される能動領域を設
計値通りに規制するように、そして、Ｙ方向に関しては
フィールド絶縁膜２のエツジが現れるように若干大きめ
にそれぞれ設定することであり、その他の注意事項、例
えばエツチングの終点検出などについても同じようにす
る。
Ｑ７）ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕程度の多結晶シリコン膜１１を形成し、続
いてスパッタリング法を適用することに依り、厚さ例え
ば２０００ Ｃ人〕程度のタングステン・シリサイド
（ＷＳｉｘ）膜１２を形成し、それらを通常のフォト・
リソグラフィ技術を適用することに依ってバターニング
しビット線とする。
００ （人〕程度の多結晶シリコン膜１１を形成し、続
いてスパッタリング法を適用することに依り、厚さ例え
ば２０００ Ｃ人〕程度のタングステン・シリサイド
（ＷＳｉｘ）膜１２を形成し、それらを通常のフォト・
リソグラフィ技術を適用することに依ってバターニング
しビット線とする。
第８図参照
顛 通常の技法を適用することに依り、厚さ例えばｌ
〔μｍ〕程度の燐珪酸ガラス（ｐ ｈ ｏ ｓ ｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなるカ
バー膜１３、多結晶シリコンを材料とするワード線であ
るゲート電極４．・・・・の導電性を補う為のアルミニ
ウム（Ａ１）からなる配線１４を形成するなどして完成
する。
〔μｍ〕程度の燐珪酸ガラス（ｐ ｈ ｏ ｓ ｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなるカ
バー膜１３、多結晶シリコンを材料とするワード線であ
るゲート電極４．・・・・の導電性を補う為のアルミニ
ウム（Ａ１）からなる配線１４を形成するなどして完成
する。
このようにして製造された半導体装置は、Ｙ方向に於い
て、フォト・リソグラフィ技術に依る限度以上に縮小さ
れた電極コンタクト・ホールををしていることは明らか
であり、従って、電極・配線のピッチが従来よりも狭小
化されていることが理解されよう。
て、フォト・リソグラフィ技術に依る限度以上に縮小さ
れた電極コンタクト・ホールををしていることは明らか
であり、従って、電極・配線のピッチが従来よりも狭小
化されていることが理解されよう。
本発明に依る半導体装置に於いては、狭小化を要求され
る方向に在るエツジとしては表出されたフィールド絶縁
膜のそれで画定され且つ該方向とは異なる方向に在るエ
ツジは他の絶縁膜をパターニングすることで得られたそ
れで画定された電極コンタクト・ホールを備えている。
る方向に在るエツジとしては表出されたフィールド絶縁
膜のそれで画定され且つ該方向とは異なる方向に在るエ
ツジは他の絶縁膜をパターニングすることで得られたそ
れで画定された電極コンタクト・ホールを備えている。
前記構成を採ることに依り、電極コンタクト・ホールを
なすエツジのうち、狭小化が要求されている方向に在る
ものはフィールド絶縁膜のエツジを利用するようにして
いるから、電極コンタクト・ホールの大きさ、延いては
、電極・配線のピッチをフォト・リソグラフィ技術で決
まる程度よりも狭くして微細化することが可能であり、
従って、半導体装置に於ける各素子は縮小され、集積度
を向上することができ、そして、これを実現するには、
電極コンタクト・ホールを形成する為のマスクに若干の
改変を加えれば良いのであるから、現用の技術で充分に
対処することが可能である。
なすエツジのうち、狭小化が要求されている方向に在る
ものはフィールド絶縁膜のエツジを利用するようにして
いるから、電極コンタクト・ホールの大きさ、延いては
、電極・配線のピッチをフォト・リソグラフィ技術で決
まる程度よりも狭くして微細化することが可能であり、
従って、半導体装置に於ける各素子は縮小され、集積度
を向上することができ、そして、これを実現するには、
電極コンタクト・ホールを形成する為のマスクに若干の
改変を加えれば良いのであるから、現用の技術で充分に
対処することが可能である。
第１図は本発明の詳細な説明する為の図であり、（Ａ）
は要部平面図、（Ｂ）は線Ｘ−Ｘに沿う要部切断側面図
、（Ｃ）は線Ｙ−Ｙに沿う要部切断側面図、第２図乃至
第１４図は本発明一実施例を製造する場合を解説する為
の工程要所に於は７１図であり、第２図乃至第８図は第
１図に見られる線Ｘ−Ｘにに沿う要部切断側面図、第９
図乃至第１４図は第１図に見られる線Ｙ−Ｙに沿う要部
切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、３は５４０２からなるゲ
ート絶縁膜、４１及び４□はワード線として作用する多
結晶シリコンからなるゲート電極・配線、５．はビット
線コンタクト領域であるｎ＋型ソース領域、６．及び６
□は蓄積電極コンタクト領域であるｎ＋型ドレイン領域
、７はＣＶＤ法で形成したＳ ｉ ０２からなる層間絶
縁膜、８、及び８□は多結晶シリコンからなるメモリ・
キャパシタの蓄積電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ×１ 第９図 第１２図 第１３図
は要部平面図、（Ｂ）は線Ｘ−Ｘに沿う要部切断側面図
、（Ｃ）は線Ｙ−Ｙに沿う要部切断側面図、第２図乃至
第１４図は本発明一実施例を製造する場合を解説する為
の工程要所に於は７１図であり、第２図乃至第８図は第
１図に見られる線Ｘ−Ｘにに沿う要部切断側面図、第９
図乃至第１４図は第１図に見られる線Ｙ−Ｙに沿う要部
切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、３は５４０２からなるゲ
ート絶縁膜、４１及び４□はワード線として作用する多
結晶シリコンからなるゲート電極・配線、５．はビット
線コンタクト領域であるｎ＋型ソース領域、６．及び６
□は蓄積電極コンタクト領域であるｎ＋型ドレイン領域
、７はＣＶＤ法で形成したＳ ｉ ０２からなる層間絶
縁膜、８、及び８□は多結晶シリコンからなるメモリ・
キャパシタの蓄積電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ×１ 第９図 第１２図 第１３図
Claims (1)
- 【特許請求の範囲】 窒化シリコン膜などを耐酸化性マスクとする選択的酸
化法で形成されたフィールド絶縁膜と、狭小化を要求さ
れる方向に在るエッジとしては表出された前記フィール
ド絶縁膜のそれで画定され且つ該方向とは異なる方向に
在るエッジは他の絶縁膜をパターニングすることで得ら
れたそれで画定された電極コンタクト・ホールと、 該電極コンタクト・ホールを覆う電極・配線とを備えて
なることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278285A JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
| EP88310284A EP0315421B1 (en) | 1987-11-05 | 1988-11-02 | Semiconductor integrated circuit device having at least two contact holes |
| KR1019880014451A KR920007446B1 (ko) | 1987-11-05 | 1988-11-03 | 콘택트 호울을 갖는 반도체 집적회로장치 |
| US07/940,742 US5247197A (en) | 1987-11-05 | 1992-09-08 | Dynamic random access memory device having improved contact hole structures |
| US07/958,185 US5405798A (en) | 1987-11-05 | 1992-10-08 | Method of producing a dynamic random access memory device having improved contact hole structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278285A JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120847A true JPH01120847A (ja) | 1989-05-12 |
| JPH0571182B2 JPH0571182B2 (ja) | 1993-10-06 |
Family
ID=17595216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278285A Granted JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0315421B1 (ja) |
| JP (1) | JPH01120847A (ja) |
| KR (1) | KR920007446B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266437A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | 半導体装置の製造方法 |
| US5057451A (en) * | 1990-04-12 | 1991-10-15 | Actel Corporation | Method of forming an antifuse element with substantially reduced capacitance using the locos technique |
| US5780323A (en) | 1990-04-12 | 1998-07-14 | Actel Corporation | Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug |
| US5614756A (en) | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
| KR930006732B1 (ko) * | 1991-05-08 | 1993-07-23 | 재단법인 한국전자통신연구소 | 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600769A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
-
1987
- 1987-11-05 JP JP62278285A patent/JPH01120847A/ja active Granted
-
1988
- 1988-11-02 EP EP88310284A patent/EP0315421B1/en not_active Expired - Lifetime
- 1988-11-03 KR KR1019880014451A patent/KR920007446B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0315421A1 (en) | 1989-05-10 |
| EP0315421B1 (en) | 1994-05-18 |
| KR890008946A (ko) | 1989-07-13 |
| KR920007446B1 (ko) | 1992-09-01 |
| JPH0571182B2 (ja) | 1993-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |