JPH03266437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03266437A JPH03266437A JP2065669A JP6566990A JPH03266437A JP H03266437 A JPH03266437 A JP H03266437A JP 2065669 A JP2065669 A JP 2065669A JP 6566990 A JP6566990 A JP 6566990A JP H03266437 A JPH03266437 A JP H03266437A
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- Japan
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- contact hole
- resist film
- film
- insulating film
- slope
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、特にコンタク
トホールの形成に用いられる方法に関する。
トホールの形成に用いられる方法に関する。
（従来の技術）
従来用いられていたコンタクトホールの開孔方法につい
て、説明する。第３図はその工程別に素子の断面を示し
たものである。先ず第３図（ａ）に示されたように、半
導体基板２２の表面にｍｌの導電層２１が形成される。
て、説明する。第３図はその工程別に素子の断面を示し
たものである。先ず第３図（ａ）に示されたように、半
導体基板２２の表面にｍｌの導電層２１が形成される。
この第１の導電層２１の表面上に絶縁膜２３が形成され
た後、図示されていない配線層としての第２の導電層が
さらにその上に形成される。この第２の導電層と第１の
導電層２１とを接続するために、絶縁膜２３にコンタク
トホールを形成する必要がある。そして第２の導電層を
形成する際に、ステップカバレージを向上させるべく、
コンタクトホールの周辺部分に傾斜をつけることが行わ
れる。このようなコンタクトホールは、次のような方法
で行われていた。
た後、図示されていない配線層としての第２の導電層が
さらにその上に形成される。この第２の導電層と第１の
導電層２１とを接続するために、絶縁膜２３にコンタク
トホールを形成する必要がある。そして第２の導電層を
形成する際に、ステップカバレージを向上させるべく、
コンタクトホールの周辺部分に傾斜をつけることが行わ
れる。このようなコンタクトホールは、次のような方法
で行われていた。
絶縁膜２３の表面上にレジスト膜２４を形成し、コンタ
クトホールに対応したパターンが描かれたフォトマスク
２５ａを用いて露光し、マスクパターンを焼き付ける（
第３図（ａ））。
クトホールに対応したパターンが描かれたフォトマスク
２５ａを用いて露光し、マスクパターンを焼き付ける（
第３図（ａ））。
現像工程を介して、レジスト膜２４のうちコンタクトホ
ールを開孔すべき部分２４ａを選択的に除去する（第３
図（ｂ））。
ールを開孔すべき部分２４ａを選択的に除去する（第３
図（ｂ））。
コンタクトホールの周囲に傾斜をつけるべく、先ず等方
性エツチングを行い、絶縁膜２３の表面部分２３ｂを除
去する（第３図（Ｃ））。
性エツチングを行い、絶縁膜２３の表面部分２３ｂを除
去する（第３図（Ｃ））。
さらに、反応性イオンエツチング（ＲＩ Ｅ）等の異方
性エツチングを行い、第１の絶縁膜２３にコンタクトホ
ール２３ａを開孔する。（第３図（ｄ））。
性エツチングを行い、第１の絶縁膜２３にコンタクトホ
ール２３ａを開孔する。（第３図（ｄ））。
レジスト膜２４を除去し、第４図のように絶縁膜２３の
表面上に配線層としての第２の導電層２６を形成し、コ
ンタクトホール２３ａにより第１の導電層２１と接続す
る。
表面上に配線層としての第２の導電層２６を形成し、コ
ンタクトホール２３ａにより第１の導電層２１と接続す
る。
このように従来は、コンタクトホール２３ａの周辺部分
２３ｂに、等方性エツチングにより傾斜をつけてた後、
異方性エツチングを行ってコンタクトホール２３ａを開
孔していた。
２３ｂに、等方性エツチングにより傾斜をつけてた後、
異方性エツチングを行ってコンタクトホール２３ａを開
孔していた。
（発明が解決しようとする課題）
しかし、このような従来の製造方法には次のような問題
があった。
があった。
素子の微細化を図るためには、コンタクトホール間等の
距離を縮小しなければならない。このためには、コンタ
クトホール２３ａ周辺の特定部分にのみ、傾斜をつける
必要が生じる。ところが、等方性エツチングによりコン
タクトホール２３ａの周辺部分２３ｂを除去したのでは
、コンタクトホール２３ａの中心部から等距離に傾斜が
つくため、コンタクトホール間の距離が短いと、つなが
る場合がある。これにより加工精度は低下し、配線層間
における短絡を招くことになる。また、コンタクトホー
ルの部分と導電層との合わせ余裕は、傾斜をつけた部分
の径よりも十分に大きいことが要求されるため、コンタ
クトホール間の距離を縮小することができず、微細化の
妨げとなる。
距離を縮小しなければならない。このためには、コンタ
クトホール２３ａ周辺の特定部分にのみ、傾斜をつける
必要が生じる。ところが、等方性エツチングによりコン
タクトホール２３ａの周辺部分２３ｂを除去したのでは
、コンタクトホール２３ａの中心部から等距離に傾斜が
つくため、コンタクトホール間の距離が短いと、つなが
る場合がある。これにより加工精度は低下し、配線層間
における短絡を招くことになる。また、コンタクトホー
ルの部分と導電層との合わせ余裕は、傾斜をつけた部分
の径よりも十分に大きいことが要求されるため、コンタ
クトホール間の距離を縮小することができず、微細化の
妨げとなる。
また上述のような製造方法では、特定の方向にのみ傾斜
をつけるにはコンタクトホール周辺部分に傾斜をつける
工程と、コンタクトホールを開孔する工程の、少なくと
も二回の絶縁膜を除去する工程を経る必要がある。即ち
、傾斜をつけるためのりソグラフィ及びエツチング工程
と、コンタクトホール開孔のためのりソグラフィ及びエ
ツチング工程との二工程が必要となり、工程数の増加に
よりスルーブツトの低下を招いていた。
をつけるにはコンタクトホール周辺部分に傾斜をつける
工程と、コンタクトホールを開孔する工程の、少なくと
も二回の絶縁膜を除去する工程を経る必要がある。即ち
、傾斜をつけるためのりソグラフィ及びエツチング工程
と、コンタクトホール開孔のためのりソグラフィ及びエ
ツチング工程との二工程が必要となり、工程数の増加に
よりスルーブツトの低下を招いていた。
本発明は上記事情に鑑みてなされたものであり、工程数
の増加を最小限に抑えつつ、素子の微細化を達成し得る
半導体装置の製造方法を提供することを目的とする。
の増加を最小限に抑えつつ、素子の微細化を達成し得る
半導体装置の製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板の表面上
に絶縁膜を形成する工程と、この絶縁膜の表面上にレジ
スト膜を形成する工程と、絶縁膜に形成すべきコンタク
トホールに対応したパターンが描かれた第１のマスクを
用いてレジスト膜に必要な露光時間よりは第２の時間だ
け短い第１の時間露光を行う工程と、コンタクトホール
とこのコンタクトホールの周辺部分であって傾斜をつけ
るべき部分とに対応したパターンが描かれた第２のマス
クを用いてレジスト膜に第２の時間露光を行う工程と、
レジスト膜に現像処理を施しコンタクトホールに対応し
た部分を除去し周辺部分であって傾斜をつけるべき部分
の膜厚が薄いレジスト膜を形成する工程と、絶縁膜にエ
ツチングを行い絶縁膜にコンタクトホールを開孔し周辺
部分に傾斜をつける工程とを備えたことを特徴としてい
る。
に絶縁膜を形成する工程と、この絶縁膜の表面上にレジ
スト膜を形成する工程と、絶縁膜に形成すべきコンタク
トホールに対応したパターンが描かれた第１のマスクを
用いてレジスト膜に必要な露光時間よりは第２の時間だ
け短い第１の時間露光を行う工程と、コンタクトホール
とこのコンタクトホールの周辺部分であって傾斜をつけ
るべき部分とに対応したパターンが描かれた第２のマス
クを用いてレジスト膜に第２の時間露光を行う工程と、
レジスト膜に現像処理を施しコンタクトホールに対応し
た部分を除去し周辺部分であって傾斜をつけるべき部分
の膜厚が薄いレジスト膜を形成する工程と、絶縁膜にエ
ツチングを行い絶縁膜にコンタクトホールを開孔し周辺
部分に傾斜をつける工程とを備えたことを特徴としてい
る。
（作 用）
第１及び第２のマスクを用いてレジスト膜に露光処理を
行うと、コンタクトホールに対応した部分には、露光に
必要な第１及び第２の時間露光され、コンタクトホール
の周辺部分であって傾斜をつけるべき部分には、第２の
時間のみ露光される。
行うと、コンタクトホールに対応した部分には、露光に
必要な第１及び第２の時間露光され、コンタクトホール
の周辺部分であって傾斜をつけるべき部分には、第２の
時間のみ露光される。
この後レジスト膜に現像を施すと、コンタクトホールに
対応した部分が除去され、傾斜をつけるべき部分は膜厚
が薄くなる。このようなレジスト膜を形成した後エツチ
ングを施すと、絶縁膜のうち、コンタクトホールに対応
した部分はレジスト膜が存在しないため除去され、傾斜
をつけるべき部分はレジスト膜の膜厚が薄いため、完全
には除去されずに傾斜がついた状態となる。これにより
、所望の部分にのみ傾斜をつけたコンタクトホールが形
成される。
対応した部分が除去され、傾斜をつけるべき部分は膜厚
が薄くなる。このようなレジスト膜を形成した後エツチ
ングを施すと、絶縁膜のうち、コンタクトホールに対応
した部分はレジスト膜が存在しないため除去され、傾斜
をつけるべき部分はレジスト膜の膜厚が薄いため、完全
には除去されずに傾斜がついた状態となる。これにより
、所望の部分にのみ傾斜をつけたコンタクトホールが形
成される。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図に、本実施例による製造方法の工程別素子断面図
を示す。半導体基板１２の表面に第１の導電層１１が形
成されており、この表面に絶縁膜１３が形成され、さら
にその表面上にレジスト膜１４が形成されている。この
レジスト膜１４に対して、先ずコンタクトホールに対応
したパターンが描かれた第１のマスク１５ａを用いて、
露光処理を行う。ここで露光は、露光に必要な時間より
も第２の時間だけ短い第１の時間行う（第１図（ａ））
。
を示す。半導体基板１２の表面に第１の導電層１１が形
成されており、この表面に絶縁膜１３が形成され、さら
にその表面上にレジスト膜１４が形成されている。この
レジスト膜１４に対して、先ずコンタクトホールに対応
したパターンが描かれた第１のマスク１５ａを用いて、
露光処理を行う。ここで露光は、露光に必要な時間より
も第２の時間だけ短い第１の時間行う（第１図（ａ））
。
次ぎに、第２のマスク１５ｂを用いて再びレジスト膜１
４に露光処理を行う（第１図（ｂ））。
４に露光処理を行う（第１図（ｂ））。
この第２のマスク１５ｂは、コンタクトホールのみなら
ず、コンタクトホール周辺部分であって、傾斜をつけた
い所望の部分にも対応したパターンが描かれている。こ
の場合の露光時間は、第２の時間とする。
ず、コンタクトホール周辺部分であって、傾斜をつけた
い所望の部分にも対応したパターンが描かれている。こ
の場合の露光時間は、第２の時間とする。
この後現像工程を経ると、レジスト膜１４のうちコンタ
クトホールを開孔すべき部分１４ａが除去され、その周
囲のうち傾斜をつけたい部分１４ｂのみ膜厚が薄くなる
（第１図（Ｃ））。ここで、レジストの塗布から現像に
至るまでの工程は、同一装置で連続的に処理を行うこと
が可能である。
クトホールを開孔すべき部分１４ａが除去され、その周
囲のうち傾斜をつけたい部分１４ｂのみ膜厚が薄くなる
（第１図（Ｃ））。ここで、レジストの塗布から現像に
至るまでの工程は、同一装置で連続的に処理を行うこと
が可能である。
次ぎに、ＲＩＥ等の異方性エツチングを行う。
エツチング選択比を適当に設定することにより、先ず絶
縁膜１３のうちレジスト膜が除去されている開孔部分１
４ａの下部が除去され、次ぎにレジスト膜１４のうち膜
厚の薄い傾斜をつけるべき部分１４ｂが除去されて、そ
の下部が徐々に除去されていく。これにより、第１図（
ｄ）に示すような、コンタクトホール１３ａと、その周
囲であって特定の部分にのみ傾斜１３ｂがついた絶縁膜
１３が形成される。例えば膜厚１． ０μｍの絶縁膜１
３に対して、深さが０．５μｍの傾斜をつけるには、エ
ツチング選択比を５に設定し、傾斜をつけるべき部分に
０． １μｍの膜厚のレジスト膜１４ｂを残すように第
２の時間を設定すればよい。
縁膜１３のうちレジスト膜が除去されている開孔部分１
４ａの下部が除去され、次ぎにレジスト膜１４のうち膜
厚の薄い傾斜をつけるべき部分１４ｂが除去されて、そ
の下部が徐々に除去されていく。これにより、第１図（
ｄ）に示すような、コンタクトホール１３ａと、その周
囲であって特定の部分にのみ傾斜１３ｂがついた絶縁膜
１３が形成される。例えば膜厚１． ０μｍの絶縁膜１
３に対して、深さが０．５μｍの傾斜をつけるには、エ
ツチング選択比を５に設定し、傾斜をつけるべき部分に
０． １μｍの膜厚のレジスト膜１４ｂを残すように第
２の時間を設定すればよい。
以上のようにして形成されたコンタクトホール１３ａ及
び傾斜部分１３ｂを、斜視図として第２図に示す。従来
の場合と異なり、コンタクトホールの中心から等距離に
傾斜がつくのではなく、特定方向にのみ傾斜をつけるこ
とができる。これにより、コンタクトホール間の距離Ｘ
を短縮しても短絡の虞れはなく、微細化を達成すること
ができる。また、エツチング工程及び、レジストの塗布
や現像処理は一回で済む。リソグラフィ工程及びエツチ
ング工程をそれぞれ二つずつ必要とする従来と比較して
、マスクの交換、及び露光に要する時間を追加するのみ
であり、工程数は減少しスルーブツトが向上する。
び傾斜部分１３ｂを、斜視図として第２図に示す。従来
の場合と異なり、コンタクトホールの中心から等距離に
傾斜がつくのではなく、特定方向にのみ傾斜をつけるこ
とができる。これにより、コンタクトホール間の距離Ｘ
を短縮しても短絡の虞れはなく、微細化を達成すること
ができる。また、エツチング工程及び、レジストの塗布
や現像処理は一回で済む。リソグラフィ工程及びエツチ
ング工程をそれぞれ二つずつ必要とする従来と比較して
、マスクの交換、及び露光に要する時間を追加するのみ
であり、工程数は減少しスルーブツトが向上する。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば、第１図（ａ）に示された第１のマス
クを用いて露光を行う工程と、第１図（ｂ）における第
２のマスクを用いた露光工程とを入れ替えてもよい。こ
の順序は、レジストの感光特性に応じて決定するとよい
。
ではない。例えば、第１図（ａ）に示された第１のマス
クを用いて露光を行う工程と、第１図（ｂ）における第
２のマスクを用いた露光工程とを入れ替えてもよい。こ
の順序は、レジストの感光特性に応じて決定するとよい
。
又、本発明を用いる事により絶縁膜厚が異なり、エツチ
ング量の異なる部分を同時に開孔する製造方法も可能と
なる。
ング量の異なる部分を同時に開孔する製造方法も可能と
なる。
以上説明したように本発明の半導体装置の製造方法によ
れば、レジスト膜に対し二種類のマスクを用いて、コン
タクトホールに対応した部分には露光に必要な時間露光
し、コンタクトホールの周辺部分であって傾斜をつける
べき部分にはそれより短い時間露光し、コンタクトホー
ルに対応した部分は除去され傾斜をつけるべき部分は膜
厚が薄くなったレジスト膜を形成して絶縁膜にエツチン
グを施すため、コンタクトホールの所望の部分にのみ傾
斜をつけることができ、コンタクトホール間の距離を縮
小することによって素子の微細化を達成し、さらに工数
の増加を抑制しスルーブツトを向上させることが可能で
ある。
れば、レジスト膜に対し二種類のマスクを用いて、コン
タクトホールに対応した部分には露光に必要な時間露光
し、コンタクトホールの周辺部分であって傾斜をつける
べき部分にはそれより短い時間露光し、コンタクトホー
ルに対応した部分は除去され傾斜をつけるべき部分は膜
厚が薄くなったレジスト膜を形成して絶縁膜にエツチン
グを施すため、コンタクトホールの所望の部分にのみ傾
斜をつけることができ、コンタクトホール間の距離を縮
小することによって素子の微細化を達成し、さらに工数
の増加を抑制しスルーブツトを向上させることが可能で
ある。
示す工程別断面図、第４図は同方法により形成されたフ
ンタクトホールに配線層を形成した外観を示す断面図で
ある。
ンタクトホールに配線層を形成した外観を示す断面図で
ある。
１１・・・第１の導電層、１２・・・半導体基板、１３
・・・絶縁層、１３ａ・・・コンタクトホール、１３ｂ
・・・傾斜部分、１４・・・レジスト膜、１５ａ・・・
第１のマスク、１５ｂ・・・第２のマスク。
・・・絶縁層、１３ａ・・・コンタクトホール、１３ｂ
・・・傾斜部分、１４・・・レジスト膜、１５ａ・・・
第１のマスク、１５ｂ・・・第２のマスク。
Claims (1)
- 【特許請求の範囲】 半導体基板の表面上に絶縁膜を形成する工程と、この絶
縁膜の表面上にレジスト膜を形成する工程と、 前記絶縁膜に形成すべきコンタクトホールに対応したパ
ターンが描かれた第１のマスクを用いて、前記レジスト
膜に、第１の時間、露光を行う工程と、 前記コンタクトホールと、このコンタクトホールの周辺
部分であって傾斜をつけるべき部分とに対応したパター
ンが描かれた第２のマスクを用いて、前記レジスト膜に
第２の時間、露光を行う工程と、 前記レジスト膜に現像処理を施し、コンタクトホールに
対応した部分を除去し、前記周辺部分であって傾斜をつ
けるべき部分の膜厚が薄いレジスト膜を形成する工程と
、 前記絶縁膜にエッチングを行い、前記絶縁膜に前記コン
タクトホールを開孔し、前記周辺部分に傾斜をつける工
程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065669A JPH03266437A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
| KR1019910004026A KR950000090B1 (ko) | 1990-03-16 | 1991-03-14 | 반도체장치의 제조방법 |
| EP91104008A EP0446939A2 (en) | 1990-03-16 | 1991-03-15 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065669A JPH03266437A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03266437A true JPH03266437A (ja) | 1991-11-27 |
Family
ID=13293639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065669A Pending JPH03266437A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0446939A2 (ja) |
| JP (1) | JPH03266437A (ja) |
| KR (1) | KR950000090B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514201A (ja) * | 2003-12-12 | 2007-05-31 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | フォトレジスト層の表面にくぼみを形成する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258022A (ja) * | 1987-04-15 | 1988-10-25 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0237707A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114319A (en) * | 1980-02-14 | 1981-09-08 | Fujitsu Ltd | Method for forming contact hole |
| US4714686A (en) * | 1985-07-31 | 1987-12-22 | Advanced Micro Devices, Inc. | Method of forming contact plugs for planarized integrated circuits |
| US4727045A (en) * | 1986-07-30 | 1988-02-23 | Advanced Micro Devices, Inc. | Plugged poly silicon resistor load for static random access memory cells |
| JPH01120847A (ja) * | 1987-11-05 | 1989-05-12 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-03-16 JP JP2065669A patent/JPH03266437A/ja active Pending
-
1991
- 1991-03-14 KR KR1019910004026A patent/KR950000090B1/ko not_active Expired - Fee Related
- 1991-03-15 EP EP91104008A patent/EP0446939A2/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258022A (ja) * | 1987-04-15 | 1988-10-25 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0237707A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 半導体装置の製造方法 |
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| JP2007514201A (ja) * | 2003-12-12 | 2007-05-31 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | フォトレジスト層の表面にくぼみを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000090B1 (ko) | 1995-01-09 |
| EP0446939A3 (ja) | 1994-03-30 |
| EP0446939A2 (en) | 1991-09-18 |
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