JPH01120915A - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
- Publication number
- JPH01120915A JPH01120915A JP62278619A JP27861987A JPH01120915A JP H01120915 A JPH01120915 A JP H01120915A JP 62278619 A JP62278619 A JP 62278619A JP 27861987 A JP27861987 A JP 27861987A JP H01120915 A JPH01120915 A JP H01120915A
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- JP
- Japan
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- input terminal
- converter
- parallel
- differential amplifier
- inverting input
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、並列型アナログ／デジタル（Ａ／Ｄ）変換器
に関するものである。
に関するものである。
従来の技術
近年、映像信号処理の分野でＡ／Ｄ変換器が注目されて
いる。
いる。
通常、映像信号のように高い周波数成分を持つ信号をＡ
／Ｄ変換するためには、その変換速度の点で、分解能に
応じた数の比較器又は差動アンプを並列に用いた、いわ
ゆる、並列型Ａ／Ｄ変換器が使われる。一般にＮビット
の分解能の並列型Ａ／Ｄ変換器の場合、（２Ｎ−１）個
の比較器又は差動アンプが必要である。例えば８ビツト
の並列型Ａ／Ｄ変換器では、２５５個の比較器が必要と
なる。この並列型Ａ／Ｄ変換器では、各々の比較器の基
準側電位入力端子を漸増する複数個の基準電位を発生さ
せる回路、（例えば直列抵抗による基準電圧分圧回路）
の各電位点に接続し、すべての比較器の比較側電位入力
端子を共通に接続して、これにアナログ信号を入力して
いる。つまり、８ビットの並列型Ａ／Ｄ変換器のアナロ
グ信号入力端子は２５５個の比較器又は差動アンプのす
べての比較側電位入力端子に共通接続されていることと
なる。
／Ｄ変換するためには、その変換速度の点で、分解能に
応じた数の比較器又は差動アンプを並列に用いた、いわ
ゆる、並列型Ａ／Ｄ変換器が使われる。一般にＮビット
の分解能の並列型Ａ／Ｄ変換器の場合、（２Ｎ−１）個
の比較器又は差動アンプが必要である。例えば８ビツト
の並列型Ａ／Ｄ変換器では、２５５個の比較器が必要と
なる。この並列型Ａ／Ｄ変換器では、各々の比較器の基
準側電位入力端子を漸増する複数個の基準電位を発生さ
せる回路、（例えば直列抵抗による基準電圧分圧回路）
の各電位点に接続し、すべての比較器の比較側電位入力
端子を共通に接続して、これにアナログ信号を入力して
いる。つまり、８ビットの並列型Ａ／Ｄ変換器のアナロ
グ信号入力端子は２５５個の比較器又は差動アンプのす
べての比較側電位入力端子に共通接続されていることと
なる。
発明が解決しようとする問題点
このような従来の並列型Ａ／Ｄ変換器では、次のような
問題点があった。すなわち、並列型Ａ／Ｄ変換器のアナ
ログ信号入力端子は、並列型Ａ／Ｄ変換器の持つすべて
の比較器又は差動アンプの比較側電位入力端子と接続さ
れているために、たとえ１個の比較器又は差動アンプの
入力端子についての入力容量や入力電流に関しては最適
な設計が行われていたとしても、そのアナログ入力端子
には、かなり大きな入力容量が結合され、その入力電流
が無視できなくなってしまうという不都合がある。この
ために１個の比較器又は差動アンプとしては十分に所定
の分解能に耐え得る性能を持つ設計が行われていたとし
ても、それを並列型Ａ／Ｄ変換器を構成する比較器又は
差動アンプとして用いた場合には、比較器又は差動アン
プ相互の入力電流や入力ノイズの干渉などによってその
性能が十分に発揮できずに、Ａ／Ｄ変換特性を劣化させ
る原因となり得る。また何よりも、並列型Ａ／Ｄ変換器
のアナログ信号入力端子の入力容量や入力電流が大きい
ために、入力信号そのものが歪んでしまい、十分なＡ／
Ｄ変換特性が得られなくなる。この並列型Ａ／Ｄ変換器
の性能を十分に引き出すためには、前述した理由のため
にアナログ信号入力端子の前段に極度に低い出力インピ
ーダンスを持ったバッファアンプを設ける必要が生じる
。しかしながら映像信号のように高い周波数成分を持っ
た信号を扱えるアンプの出力インピーダンスを低くする
ことは難かしく、消費電力の増大にもなり、部品コスト
も高くなる。
問題点があった。すなわち、並列型Ａ／Ｄ変換器のアナ
ログ信号入力端子は、並列型Ａ／Ｄ変換器の持つすべて
の比較器又は差動アンプの比較側電位入力端子と接続さ
れているために、たとえ１個の比較器又は差動アンプの
入力端子についての入力容量や入力電流に関しては最適
な設計が行われていたとしても、そのアナログ入力端子
には、かなり大きな入力容量が結合され、その入力電流
が無視できなくなってしまうという不都合がある。この
ために１個の比較器又は差動アンプとしては十分に所定
の分解能に耐え得る性能を持つ設計が行われていたとし
ても、それを並列型Ａ／Ｄ変換器を構成する比較器又は
差動アンプとして用いた場合には、比較器又は差動アン
プ相互の入力電流や入力ノイズの干渉などによってその
性能が十分に発揮できずに、Ａ／Ｄ変換特性を劣化させ
る原因となり得る。また何よりも、並列型Ａ／Ｄ変換器
のアナログ信号入力端子の入力容量や入力電流が大きい
ために、入力信号そのものが歪んでしまい、十分なＡ／
Ｄ変換特性が得られなくなる。この並列型Ａ／Ｄ変換器
の性能を十分に引き出すためには、前述した理由のため
にアナログ信号入力端子の前段に極度に低い出力インピ
ーダンスを持ったバッファアンプを設ける必要が生じる
。しかしながら映像信号のように高い周波数成分を持っ
た信号を扱えるアンプの出力インピーダンスを低くする
ことは難かしく、消費電力の増大にもなり、部品コスト
も高くなる。
問題点を解決するための手段
以上のような並列型Ａ／Ｄ変換器に関る問題点を解決す
るために本発明は、複数個の差動アンプと、複数個の比
較器と、信号入力端子と、漸増する複数個の基準電位を
発生させる手段とエンコーダとを備え、前記複数個の差
動アンプを２つの群に分割し、第１の前記差動アンプ群
の反転入力端子は前記信号入力端子と接続し、非反転入
力端子は前記複数個の基準電位のいずれかとそれぞれ接
続し、第２の前記差動アンプ群の反転入力端子及び非反
転入力端子は前記複数個の基準電位のいずれかとそれぞ
れ接続し、さらに前記比較器の反転入力端子は前記第１
の差動アンプ群の出力と接続し、非反転入力端子は前記
第２の差動アンプ群の出力と接続した構成の並列型Ａ／
Ｄ変換器である。本発明の実施の形態としては、前記の
複数個の差動アンプの代りに複数個の感度の低い比較器
を用いてもよ（、前記複数個の差動アンプと前記複数個
の比較器との両方若しくはいずれか一方の反転入力端子
と非反転入力端子とを入れ換えて用いた並列型Ａ／Ｄ変
換器であってもよい。
るために本発明は、複数個の差動アンプと、複数個の比
較器と、信号入力端子と、漸増する複数個の基準電位を
発生させる手段とエンコーダとを備え、前記複数個の差
動アンプを２つの群に分割し、第１の前記差動アンプ群
の反転入力端子は前記信号入力端子と接続し、非反転入
力端子は前記複数個の基準電位のいずれかとそれぞれ接
続し、第２の前記差動アンプ群の反転入力端子及び非反
転入力端子は前記複数個の基準電位のいずれかとそれぞ
れ接続し、さらに前記比較器の反転入力端子は前記第１
の差動アンプ群の出力と接続し、非反転入力端子は前記
第２の差動アンプ群の出力と接続した構成の並列型Ａ／
Ｄ変換器である。本発明の実施の形態としては、前記の
複数個の差動アンプの代りに複数個の感度の低い比較器
を用いてもよ（、前記複数個の差動アンプと前記複数個
の比較器との両方若しくはいずれか一方の反転入力端子
と非反転入力端子とを入れ換えて用いた並列型Ａ／Ｄ変
換器であってもよい。
作用
本発明により、並列型Ａ／Ｄ変換器のアナログ信号入力
端子より接続される差動アンプまたは比較器の数を、従
来の並列型Ａ／Ｄ変換器と比べて大幅に低減することが
でき、したがって、並列型Ａ／Ｄ変換器のアナログ信号
入力端子の入力容量や入力電流ｔ）小さくなる。このた
めに、直接アナログ信号が入力される差動アンプ又は比
較器相互の入力電流や入力ノイズの干渉などが小さくな
り、また、アナログ入力端子に入力される入力信号が歪
まなくなり、Ａ／Ｄ変換の精度が向上する。
端子より接続される差動アンプまたは比較器の数を、従
来の並列型Ａ／Ｄ変換器と比べて大幅に低減することが
でき、したがって、並列型Ａ／Ｄ変換器のアナログ信号
入力端子の入力容量や入力電流ｔ）小さくなる。このた
めに、直接アナログ信号が入力される差動アンプ又は比
較器相互の入力電流や入力ノイズの干渉などが小さくな
り、また、アナログ入力端子に入力される入力信号が歪
まなくなり、Ａ／Ｄ変換の精度が向上する。
実施例
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例のオーバーフロービット付３ビツト並列
型Ａ／Ｄ変換器の回路図である。
発明の一実施例のオーバーフロービット付３ビツト並列
型Ａ／Ｄ変換器の回路図である。
この並列型Ａ／Ｄ変換器は、複数個の差動アンプ１〜６
と、複数個の比較器７〜１４と、信号入力端子１５と、
漸増する複数個の基準電位を発生させる手段としての直
列接続された抵抗１６〜２６及び固定電圧印加端子２７
．２８およびエンコーダとを備え、差動アンプ１〜６は
差動アンプ２゜５で構成する第１の差動アンプ群と差動
アンプ１．３．４．６で構成する第２の差動アンプ群と
に分かれている。第１の差動アンプ群においては差動ア
ンプ２，５の各反転入力端子が信号入力端子１５に接続
されており、差動アンプ２，５の各非反転入力端子は抵
抗１６〜２６より成る基準電位発生手段のいずれかの電
位点に接続されている。差動アンプ１，３，４．６で構
成する第２の差動アンプ群においては各差動アンプとも
、その反転入力端子及び非反転入力端子は抵抗１６〜２
６より成る基準電位発生手段のいずれかの電位点に接続
されている。さらに複数個の比較器７〜１４は、このう
ちの比較器７〜１０の各反転入力端子を共通接続して、
差動アンプ２の出力に結合し、また、比較器１１〜１４
の各反転入力端子は共通接続しこれを差動アンプ５の出
力に接続する。そして、比較器７〜１０および同１１〜
１４の各非反転入力端子は互いの組の各１個を共通接続
して、差動アンプ１．３．４．６で構成する第２の差動
アンプ群の各々の出力と接続されている。比較器７〜１
４の各出力はエンコーダ２９へ入力され、オーバーフロ
ービットを含む３ビツトデイジタル出力に変換され、出
力端子３０〜３３より出力される。なお抵抗１６〜２６
の抵抗値は、抵抗１７．１９，２１．２３．２５の値を
Ｒとすると、抵抗１６，１８．２０，２２，２４．２６
の値はＲ／２となる。第１図示の並列型Ａ／Ｄ変換器は
、差動アンプ１〜６を用いているが、これは感度の低い
比較器を差動アンプのように用いても以下に述べる動作
を行なうことができる。また、差動アンプ１〜６と比較
器７〜１４との両方若しくはいずれか一方の反転入力端
子と非反転入力端子とを入れ換えた回路であったとして
も、エンコーダ回路２９の内部回路をそれに合せて設計
すれば、本発明による並列型Ａ／Ｄ変換器は実施できる
。
と、複数個の比較器７〜１４と、信号入力端子１５と、
漸増する複数個の基準電位を発生させる手段としての直
列接続された抵抗１６〜２６及び固定電圧印加端子２７
．２８およびエンコーダとを備え、差動アンプ１〜６は
差動アンプ２゜５で構成する第１の差動アンプ群と差動
アンプ１．３．４．６で構成する第２の差動アンプ群と
に分かれている。第１の差動アンプ群においては差動ア
ンプ２，５の各反転入力端子が信号入力端子１５に接続
されており、差動アンプ２，５の各非反転入力端子は抵
抗１６〜２６より成る基準電位発生手段のいずれかの電
位点に接続されている。差動アンプ１，３，４．６で構
成する第２の差動アンプ群においては各差動アンプとも
、その反転入力端子及び非反転入力端子は抵抗１６〜２
６より成る基準電位発生手段のいずれかの電位点に接続
されている。さらに複数個の比較器７〜１４は、このう
ちの比較器７〜１０の各反転入力端子を共通接続して、
差動アンプ２の出力に結合し、また、比較器１１〜１４
の各反転入力端子は共通接続しこれを差動アンプ５の出
力に接続する。そして、比較器７〜１０および同１１〜
１４の各非反転入力端子は互いの組の各１個を共通接続
して、差動アンプ１．３．４．６で構成する第２の差動
アンプ群の各々の出力と接続されている。比較器７〜１
４の各出力はエンコーダ２９へ入力され、オーバーフロ
ービットを含む３ビツトデイジタル出力に変換され、出
力端子３０〜３３より出力される。なお抵抗１６〜２６
の抵抗値は、抵抗１７．１９，２１．２３．２５の値を
Ｒとすると、抵抗１６，１８．２０，２２，２４．２６
の値はＲ／２となる。第１図示の並列型Ａ／Ｄ変換器は
、差動アンプ１〜６を用いているが、これは感度の低い
比較器を差動アンプのように用いても以下に述べる動作
を行なうことができる。また、差動アンプ１〜６と比較
器７〜１４との両方若しくはいずれか一方の反転入力端
子と非反転入力端子とを入れ換えた回路であったとして
も、エンコーダ回路２９の内部回路をそれに合せて設計
すれば、本発明による並列型Ａ／Ｄ変換器は実施できる
。
次に図面に記載されたオーバーフロービット付３ビツト
並列型Ａ／Ｄ変換器の動作原理について説明する。今こ
のＡ／Ｄ変換器の電源は５．ＯＶ、接地側はＯｖで動作
しているとする。基準電圧発生用の固定電圧印加端子２
７に４．２Ｖ、同他方の印加端子２８には１．Ｏｖがそ
れぞれ印加されたとする。直列抵抗１６〜２６の各接続
点では、各々、４．２Ｖ、４．ＯＶ、３．６Ｖ、３．４
Ｖ、３．ＯＶ、２．８Ｖ、２．４Ｖ、２．２Ｖ、１゜８
Ｖ、１．６Ｖ、１．２Ｖと分ＪｌｔＬる。差動アンプ１
〜６の増幅度が２倍で出力オフセット電圧２．５Ｖを中
心として出力されたとすれば、差動アンプ１．３，４．
６の出力電圧はそれぞれ１，３Ｖ。
並列型Ａ／Ｄ変換器の動作原理について説明する。今こ
のＡ／Ｄ変換器の電源は５．ＯＶ、接地側はＯｖで動作
しているとする。基準電圧発生用の固定電圧印加端子２
７に４．２Ｖ、同他方の印加端子２８には１．Ｏｖがそ
れぞれ印加されたとする。直列抵抗１６〜２６の各接続
点では、各々、４．２Ｖ、４．ＯＶ、３．６Ｖ、３．４
Ｖ、３．ＯＶ、２．８Ｖ、２．４Ｖ、２．２Ｖ、１゜８
Ｖ、１．６Ｖ、１．２Ｖと分ＪｌｔＬる。差動アンプ１
〜６の増幅度が２倍で出力オフセット電圧２．５Ｖを中
心として出力されたとすれば、差動アンプ１．３，４．
６の出力電圧はそれぞれ１，３Ｖ。
２、ＩＶ、２．９Ｖ、３．７Ｖとなる。コ（７） ｎ
列型Ａ／Ｄ変換器の信号入力端子１１に加わるアナログ
電位によるＡ／Ｄ変換器の動作状態を、９種類に分類し
てその真理値を第２図に表示した。なお比較器７〜１４
の動作については、反転入力電圧と非反転入力電圧とが
等しい時、出力がハイレベル”Ｈｏとロウレベル“Ｌ”
とのどちらの状態にもなり得る。従って、同じアナログ
入力電圧（例えばアナログ入力電圧が１．２Ｖのときは
差動アンプ５の出力電圧は３．７Ｖとなり、比較器１４
の出力が決まらない）であっても出力状態が２種類ある
場合もあり得るが、しかし１回のＡ／Ｄ変換においては
出力状態はそれらのいずれか一方の状態となる。
列型Ａ／Ｄ変換器の信号入力端子１１に加わるアナログ
電位によるＡ／Ｄ変換器の動作状態を、９種類に分類し
てその真理値を第２図に表示した。なお比較器７〜１４
の動作については、反転入力電圧と非反転入力電圧とが
等しい時、出力がハイレベル”Ｈｏとロウレベル“Ｌ”
とのどちらの状態にもなり得る。従って、同じアナログ
入力電圧（例えばアナログ入力電圧が１．２Ｖのときは
差動アンプ５の出力電圧は３．７Ｖとなり、比較器１４
の出力が決まらない）であっても出力状態が２種類ある
場合もあり得るが、しかし１回のＡ／Ｄ変換においては
出力状態はそれらのいずれか一方の状態となる。
発明の効果
以上に詳しく説明したように、本発明による並列型Ａ／
Ｄ変換器は、アナログ信号入力端子より接続される比較
器又は差動アンプの数を、従来の並列型Ａ／Ｄ変換器と
比べて大幅に減らすことができ、アナログ信号入力端子
の持つ入力容量や入力電流を小さくすることができる。
Ｄ変換器は、アナログ信号入力端子より接続される比較
器又は差動アンプの数を、従来の並列型Ａ／Ｄ変換器と
比べて大幅に減らすことができ、アナログ信号入力端子
の持つ入力容量や入力電流を小さくすることができる。
このために直接アナログ信号が入力される比較器又は差
動アンプ相互の入力電流や入力ノイズの干渉などが小さ
（なり、また、本発明による並列型Ａ／Ｄ変換器のアナ
ログ入力端子に入力される入力信号が歪まなくなり、Ａ
／Ｄ変換の精度が向上する。またＡ／Ｄ変換器を用いる
側でも、アナログ信号入力端子の前段に用いるバッファ
アンプのインピーダンスを極度に低（する必要がなくな
り、容易に使いこなせるという効果がある。
動アンプ相互の入力電流や入力ノイズの干渉などが小さ
（なり、また、本発明による並列型Ａ／Ｄ変換器のアナ
ログ入力端子に入力される入力信号が歪まなくなり、Ａ
／Ｄ変換の精度が向上する。またＡ／Ｄ変換器を用いる
側でも、アナログ信号入力端子の前段に用いるバッファ
アンプのインピーダンスを極度に低（する必要がなくな
り、容易に使いこなせるという効果がある。
第１図は本発明の一実施例によるオーバーフロ１〜６・
・・・・・差動アンプ、７〜１４・・・・・・比較器、
１５・・・・・・信号入力端子、１６〜２６・・・・・
・抵抗、２７゜２８・・・・・・基準電圧源端子、２９
・・・・・・エンコーダ、３０〜３３・・・・・・出力
端子。
・・・・・差動アンプ、７〜１４・・・・・・比較器、
１５・・・・・・信号入力端子、１６〜２６・・・・・
・抵抗、２７゜２８・・・・・・基準電圧源端子、２９
・・・・・・エンコーダ、３０〜３３・・・・・・出力
端子。
Claims (1)
- 複数個の差動アンプと、複数個の比較器と、信号入力端
子と、漸増する複数個の基準電位を発生させる手段とエ
ンコーダとを備え、前記複数個の差動アンプを第１、第
２の各群に分割し、前記第１群中の各差動アンプの各反
転入力端子は前記信号入力端子と共通接続し、同各非反
転入力端子は前記複数個の基準電位のいずれかとそれぞ
れ接続し、第２の前記差動アンプ群の各反転入力端子及
び同各非反転入力端子は前記複数個の基準電位のいずれ
かとそれぞれ接続し、前記比較器の各反転入力端子は前
記第１の差動アンプ群の各出力と選択接続し、同各非反
転入力端子は前記第２の差動アンプ群の各出力と選択接
線し、前記比較器の各出力を前記エンコーダに入力結合
したことを特徴とする並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278619A JPH01120915A (ja) | 1987-11-04 | 1987-11-04 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278619A JPH01120915A (ja) | 1987-11-04 | 1987-11-04 | 並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120915A true JPH01120915A (ja) | 1989-05-12 |
Family
ID=17599802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278619A Pending JPH01120915A (ja) | 1987-11-04 | 1987-11-04 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120915A (ja) |
-
1987
- 1987-11-04 JP JP62278619A patent/JPH01120915A/ja active Pending
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