JPH01122148A - 積層半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体能動素子を含む半導体活性層が層間
絶縁膜を介して複数層に積層されてなる積層半導体装置
に関するものであり、特にその各層に形成される半導体
素子の特徴を最大限に利用できる積層半導体装置に関す
るものである。

［従来の技術］ 第２図は３次元デバイスとしての従来の積層半導体装置
の一例を示す断面図である。

以下、この第２図を参照して従来の積層半導体装置につ
いて説明する。

図において、絶縁基板１上には、素子分離膜２と第１半
導体活性層２０が設けられる。この素子分離膜２によっ
て、第１半導体活性層２０は隣り合う他の第１半導体活
性層と電気的に絶縁される。

この第１半導体活性層２０上には、濃度の高い第１導電
型の不純物が導入されたソース領域３およびドレイン領
域４が設けられ、さらに、濃度が低くかつ第１導電型と
反対の第２導電型の不純物が導入されたチャネル領域５
が設けられる。

この第１半導体活性層２０上には、薄い絶縁膜を挾んで
、ゲート電極６が設けられる。第１半導体活性層２０、
ゲート電極６、素子分離膜２上には、第１絶縁層７が設
けられ、この第１絶縁層７の所定の領域にはコンタクト
ホールが設けられる。

さらに、ソース領域３、ドレイン領域４およびゲート電
極６を低抵抗で延長する第１配線層８を、コンタクトホ
ールを介して設ける。以上の構成は、ＳＯＩ−ＭＯＳＦ
ＥＴとして知られた構成である。

この第１配線層８上に、層間絶縁層９を挾んで、第１半
導体活性層とほぼ同じ厚さの第２半導体活性層３０を設
定する。この第２半導体活性層３０には、第３導電型領
域１０と、第３導電型と逆の導電型の第４導電型領域１
１を設定する。そして、ｐ−ｎ接合を持つフォトダイオ
ードを構成する。

この第２半導体活性層３０上には、第１半導体活性層２
０上と同様に、第２絶縁層１２、第２配線層１３が設け
られる。そして、さらにその上に表面保護膜１４が設け
られる。

第１半導体活性層２０上に設けられたＭＯＳＦＥＴの動
作は、ソース領域３とドレイン領域４間に電圧をかけた
場合、その間に流れる電流を、ゲート電極６にかけられ
る電位によって制御するというものである。

また、第２半導体活性層３０上に設けられたフォトダイ
オードの動作は、ダイオードを逆バイアスに接綺して、
光を照射したとき、光の量に応じて電流が変化する性質
を利用し、光を検知するものである。

このように、上層にフォトダイオードを、下層にＭＯＳ
ＦＥＴ等の素子を積層して形成すると、上層で光を検知
し、その信号を直接下層に送り、下層で演算処理するこ
とができる。その結果、高速、高集積、多機能の半導体
デバイスが得られる。

なお、このように縦方向に複数の半導体活性層を積層し
て配置した半導体デバイスを、３次元デバイスと呼んで
いる。

［発明が解決しようとする問題点］ 従来の積層半導体装置は以上のように構成されており、
各半導体活性層２０．３０の膜厚はほぼ同一である。し
たがって、異なった機能の半導体素子の特徴を最大限に
活かすことができなかった。

例を挙げて説明する。絶縁層上に構成されるＭＯＳＦＥ
Ｔ　（Ｓｏｌ−ＭＯＳＦＥＴ）は、非常に薄い（たとえ
ば５００〜１５００Å）半導体活性層に構成すると、ゲ
ート電圧により、チャネル領域がすべて空孔化され、確
実にソース・ドレイン間の電圧が制御でき、高性能化が
可能となる。一方、フォトダイオードでは、逆にある程
度の半導体活性層膜厚がないと、ｐ−ｎ接合面積が減少
し、センサ機能が低下する。したがって、従来装置のよ
うに、各半導体活性層の膜厚を同一にすると、異なった
機能の半導体素子の特徴を最大限に活かすことができず
、高性能の半導体が得られないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、その各層に構成される半導体素子の特徴を最
大限に利用できる、積層半導体装置を提供することを目
的とする。

［間通点を解決するための手段］ この発明は半導体能動素子を含む複数個の半導体活性層
を層間絶縁膜を介して積層させてなる積層半導体装置に
係るものである。そして、上記各層の半導体活性層の膜
厚を、その層に形成される上記半導体能動素子の機能に
よって、異なるように設定したことを特徴とする。

［作用・］ この発明に係る積層半導体装置においては、各層の半導
体活性層の膜厚を、その層に形成される上記半導体能動
素子の機能によって、異なるように設定したので、その
半導体活性層に形成される半導体素子の機能を最大限に
引き出すことができる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明の一実施例の半導体装置の断面図で
ある。第１図に示す実施例は、以下の点を除いて、第２
図に示す従来例と同一であり、相当する部分には、同一
の参照番号を付し、その説明を省略する。

この実施例では、絶縁基板１上に設けられる第１半導体
活性層２０を薄く設けて、ＭＯＳＦＥＴを構成し、上層
の第２半導体活性層３０を厚く設けてフォトダイオード
を構成している。このため、第１半導体活性層２０に設
けたソース領域３およびドレイン領域４の下端は、絶縁
基板１上にまで達している。なお、ＭＯＳＦＥＴを含む
上記第１半導体活性層２０の膜厚は５００〜１５００人
の範囲のものが好ましい。また、フォトダイオードを含
む上記第２半導体活性層３０の膜厚は、およそ６０００
Ａの厚さのものが好ましいが、これに限定されるもので
はない。

第１の半導体活性層２０を５００〜１５００人程度に薄
膜化してＭＯＳＦＥＴを構成した場合、ゲート電位によ
り第１の半導体活性層２０の膜厚のすべての領域を空孔
化させることが可能となり、ゲート電位により確実にソ
ース・ドレイン間の電流を制御できる等、高性能の素子
が得られる。また、ゲート長が短くなるので、ゲート電
圧によりソース・ドレイン間の電流制御が困難になると
いうショートチャネル効果や、ドレイン近傍で電界集中
により電子が加速され多数の電子・正孔対を生成し、チ
ャネル領域５の電位を変動させるという基板浮遊効果が
低減される。さらに、ソース領域３およびドレイン領域
４とチャネル領域５との間に形成されるｐ−ｎ接合西積
が減少することにより、高性能かつ高速のＭＯＳＦＥＴ
が得られる。

従来装置のように、膜厚が厚いと、リーク電流が増大し
たり、動作速度が落ちる。

また、第２半導体活性層３０に構成されるフォトダイオ
ードでは、第３導電型領域１０と第４導電型領域１１と
の境界にできるｐ−ｎ接合面積が大きいことが必要で、
膜厚が薄く第３導電型領域１０の下端が層間絶縁層９ま
で達すると、ｐ−ｎ接合面積が大きく減少し、センサ機
能が大幅に低下する。したがって、本実施例では、これ
らの問題点を解決するために、第２半導体活性層３０の
膜厚を約６０００Ａと厚く設定している。しかし、この
６０００Ａの厚さはフォトダイオードを形成する場合の
最も好ましい態様であって、本発明がこの厚さに限定さ
れないことはいうまでもない。

他の半導体素子を形成する場合には、それに適した膜厚
があるからである。

なお、上記実施例では、絶縁基板上に薄い半導体活性層
２０と厚い半導体活性層３０の２層の半導体活性層を設
ける場合について例示したが、この発明はこれに限られ
るものでなく、３層以上のものであってもよく、また１
層目が半導体基板上に設けられていてもよい。

［発明の効果］ 以上説明したとおり、この発明に係る積層半導体装置に
よれば、各層の半導体活性層の膜厚を、その層に形成さ
れる半導体能動素子の機能によって、異なるように設定
したので、各層に構成される素子の特性を最大限に引き
出すことができ、高性能の積層半導体装置が得られると
いう効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図は従来の半導体装置を示す断面図である。 図において、９は層間絶縁膜、２０は第１の半導体活性
層、３０は第２の半導体活性層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体能動素子を含む複数個の半導体活性層を層
   間絶縁膜を介して積層させてなる積層半導体装置におい
   て、 各層の半導体活性層の膜厚を、その層に形成される前記
   半導体能動素子の機能によって、異なるように設定した
   ことを特徴とする積層半導体装置。
2. （２）前記複数個の半導体活性層のうち、少なくとも１
   層の膜厚は５００〜１５００Åに設定されている特許請
   求の範囲第１項記載の積層半導体装置。