JPH03203266A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03203266A JPH03203266A JP1344278A JP34427889A JPH03203266A JP H03203266 A JPH03203266 A JP H03203266A JP 1344278 A JP1344278 A JP 1344278A JP 34427889 A JP34427889 A JP 34427889A JP H03203266 A JPH03203266 A JP H03203266A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- well layer
- pin photodiode
- region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するもので、特にｐｉｎ−ホト
ダイオードと０Ｍ０８回路を組み合せた集積回路装置に
用いられる。
ダイオードと０Ｍ０８回路を組み合せた集積回路装置に
用いられる。
ｐｉｎホトダイオードは一般に、ｎ型基板にウェルを形
成し、このウェル中にｐ型層を形成することで実現され
る。このｐｉｎホトダイオードの出力信号を処理するた
めには、いわゆるアナログ回路を用いることができる。
成し、このウェル中にｐ型層を形成することで実現され
る。このｐｉｎホトダイオードの出力信号を処理するた
めには、いわゆるアナログ回路を用いることができる。
ところで、アナログ回路はｐチャネルＭＯ８ＦＥＴとｎ
チャネルＭＯ３ＦＥＴを組み合せたＣＭＯ３回路で実現
できる。
チャネルＭＯ３ＦＥＴを組み合せたＣＭＯ３回路で実現
できる。
従来、０Ｍ０８回路によるアナログ回路は、オフセット
電圧が高くて利得（ゲイン）が低いという問題を有して
いた。しかし、近年になって、スイッチドキャパシタを
用いたり多段構成としたりすることで、オフセット電圧
とゲインが大幅に改善されてきている。
電圧が高くて利得（ゲイン）が低いという問題を有して
いた。しかし、近年になって、スイッチドキャパシタを
用いたり多段構成としたりすることで、オフセット電圧
とゲインが大幅に改善されてきている。
しかしながら、従来技術では上記ｐｉｎホトダイオード
と０Ｍ０８回路の組み合せは、それぞれを異なる基板上
に構成して両者をワイヤで接続することにより実現して
いたため、寄生容量が大きくなって高速性を実現できな
かった。また、従来技術におけるｐｉｎホトダイオード
は、キャリア５１８８ 濃度が比較的高い（１０１０／ａｍ オーダー）基板
あるいはウェル中に実現されているため、負荷容量が大
きくなる欠点があった。また、空乏層の幅も狭くなるた
め応答速度が遅く、かつ入射光に対する応答性も良くな
い欠点があった。さらに、基板の抵抗が大きいため等価
抵抗が大きくなる欠点があった。
と０Ｍ０８回路の組み合せは、それぞれを異なる基板上
に構成して両者をワイヤで接続することにより実現して
いたため、寄生容量が大きくなって高速性を実現できな
かった。また、従来技術におけるｐｉｎホトダイオード
は、キャリア５１８８ 濃度が比較的高い（１０１０／ａｍ オーダー）基板
あるいはウェル中に実現されているため、負荷容量が大
きくなる欠点があった。また、空乏層の幅も狭くなるた
め応答速度が遅く、かつ入射光に対する応答性も良くな
い欠点があった。さらに、基板の抵抗が大きいため等価
抵抗が大きくなる欠点があった。
本発明は上記のような従来技術の欠点を解決することを
課題としている。
課題としている。
〔課題を解決するための手段〕
本発明に係る半導体基板は、高濃度第１導電型の単一の
半導体基板と、この半導体基板上に形成された十分に低
濃度の第１導電型の第１のウェル層と、この第１のウェ
ル層に形成された第２導電型の拡散層と、第１のウェル
層中に形成されたｐ型およびｎ型の少なくとも２つの第
２のウェル層と、この第２のウェル層のｐ型およびｎ型
ウェル層中にそれぞれ形成されたｎチャネルＦＥＴおよ
びｐチャネルＦＥＴとを備え、拡散層、第１のウェル層
および半導体基板の間で構成されるｐｉｎホトダイオー
ドの出力信号が、ｐチャネルＦＥＴおよびｎチャネルＦ
ＥＴを含んで例えば０Ｍ０８回路として構成されるアナ
ログ信号処理回路に与えられるように配線されているこ
とを特徴とする。
半導体基板と、この半導体基板上に形成された十分に低
濃度の第１導電型の第１のウェル層と、この第１のウェ
ル層に形成された第２導電型の拡散層と、第１のウェル
層中に形成されたｐ型およびｎ型の少なくとも２つの第
２のウェル層と、この第２のウェル層のｐ型およびｎ型
ウェル層中にそれぞれ形成されたｎチャネルＦＥＴおよ
びｐチャネルＦＥＴとを備え、拡散層、第１のウェル層
および半導体基板の間で構成されるｐｉｎホトダイオー
ドの出力信号が、ｐチャネルＦＥＴおよびｎチャネルＦ
ＥＴを含んで例えば０Ｍ０８回路として構成されるアナ
ログ信号処理回路に与えられるように配線されているこ
とを特徴とする。
本発明によれば、ｐｉｎホトダイオードとこの出力信号
を処理するアナログ回路は同一基板に形成されるので、
ワイヤ等による容量やインダクタンスが低減される。ま
た、ドーピング不純物（キャリア）が十分に低濃度の第
１ウエル中にｐｉｎホトダイオードが形成されるので、
その接合容量を大幅に低減し得る。
を処理するアナログ回路は同一基板に形成されるので、
ワイヤ等による容量やインダクタンスが低減される。ま
た、ドーピング不純物（キャリア）が十分に低濃度の第
１ウエル中にｐｉｎホトダイオードが形成されるので、
その接合容量を大幅に低減し得る。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は実施例に係る半導体装置の断面図で、左側から
順にｐｉｎ−ＰＤ（ｐｉｎホトダイオード） 、ｎ −
Ｆ Ｅ Ｔ （ｎチャネルＭＯ８ＦＥＴ）およびｐ−Ｆ
ＥＴ （ｐチャネルＭＯ８ＦＥＴ）が配設される。まず
、ｎ 型のＳｌ基板（ｎ 基板）１０上には、非常に低
濃度の不純物を含むｎ″″−型の８１工ピタキシヤル層
からなる第１のウェル層１１が形成される。ここで、ｎ
基板１０の比抵抗は０．５Ω（至）前後であり、不純
物濃度は１０１９〜１０２０７ｃｍ３オーダーとされる
。また、第１のウェル層１１は比抵抗１００〜３０００
Ω（至）、望ましくは５００〜３０００Ω０の高抵抗と
され、不純物濃度は５×１０〜５×１０１２／ｃＩＩ＋
３の非３ 常に低濃度とされる。このように、ｎ 基板１０とｎ−
型の第１のウェル層１１が組み合されることにより、こ
の上に形成される０Ｍ０８回路のラッチアップが生じに
くくされる。また、寄生抵抗が大きくならないという効
果も生じる。
順にｐｉｎ−ＰＤ（ｐｉｎホトダイオード） 、ｎ −
Ｆ Ｅ Ｔ （ｎチャネルＭＯ８ＦＥＴ）およびｐ−Ｆ
ＥＴ （ｐチャネルＭＯ８ＦＥＴ）が配設される。まず
、ｎ 型のＳｌ基板（ｎ 基板）１０上には、非常に低
濃度の不純物を含むｎ″″−型の８１工ピタキシヤル層
からなる第１のウェル層１１が形成される。ここで、ｎ
基板１０の比抵抗は０．５Ω（至）前後であり、不純
物濃度は１０１９〜１０２０７ｃｍ３オーダーとされる
。また、第１のウェル層１１は比抵抗１００〜３０００
Ω（至）、望ましくは５００〜３０００Ω０の高抵抗と
され、不純物濃度は５×１０〜５×１０１２／ｃＩＩ＋
３の非３ 常に低濃度とされる。このように、ｎ 基板１０とｎ−
型の第１のウェル層１１が組み合されることにより、こ
の上に形成される０Ｍ０８回路のラッチアップが生じに
くくされる。また、寄生抵抗が大きくならないという効
果も生じる。
第１のウェル層１１のｎ−ＦＥＴ領域にはｐウェル層１
２が形成され、ｐ−ＦＥＴ領域にはｎウェル＠１３が形
成される。上記のような第１のウェル層１１、ｐウェル
層１２およびｎウェル層１３の上面には、ｎ 層および
ｐ 層が選択的に形成される。まず、ｐウェル層１２に
はｎ ソース領域１４Ｓおよびｎ ドレイン領域１４Ｄ
が形成され、ｎウェル層１３にはｐ ソース領域１５Ｓ
およびｐ ドレイン領域１５Ｄが形成される。
２が形成され、ｐ−ＦＥＴ領域にはｎウェル＠１３が形
成される。上記のような第１のウェル層１１、ｐウェル
層１２およびｎウェル層１３の上面には、ｎ 層および
ｐ 層が選択的に形成される。まず、ｐウェル層１２に
はｎ ソース領域１４Ｓおよびｎ ドレイン領域１４Ｄ
が形成され、ｎウェル層１３にはｐ ソース領域１５Ｓ
およびｐ ドレイン領域１５Ｄが形成される。
そして、これらＦＥＴ領域はｐ＋チャネルストッパ１６
．１７と、ｎ＋チャネルストッパ１８゜１９により他と
電気的に分離されている。また、ｐｉｎホトダイオード
領域にはｐ アノード領域２１Ａとｎ カソード領域２
１Ｋが形成され、ウェル層１２．１３とｐｉｎホトダイ
オードとの間にはｎ アイソレーション領域２２が形成
されている。
．１７と、ｎ＋チャネルストッパ１８゜１９により他と
電気的に分離されている。また、ｐｉｎホトダイオード
領域にはｐ アノード領域２１Ａとｎ カソード領域２
１Ｋが形成され、ウェル層１２．１３とｐｉｎホトダイ
オードとの間にはｎ アイソレーション領域２２が形成
されている。
上記のｐウェル層１２、ｎウェル層１３、ｎ＋カソード
領域２１に、ｐ アノード領域２１Ａ１およびｎ＋ア
イソレーション領域２２のそれぞれの間には、分離用の
８１０゜層３１が形成され、更に上面全体にＣＶＤ法な
どによる５１０２膜３２が形成されている。また、ｎ−
ＦＥＴおよびｐ−ＦＥＴのチャネル領域の８１０２膜３
２中には、ポリシリコンからなるゲート４１４２が埋め
込まれている。そして、ＳｉＯ２膜３２にはそれぞれｎ
＋カソード領域２１に、ｐ アノード領域２１．Ａ、
ｎ アイソレーション領域２２、ｎ＋ソース領域１４
Ｓ１ゲート４１、ｎ＋ドレイン領域１４ＤＳｐ ソー
ス領域１５Ｓ１ゲート４２およびｐ＋ドレイン領域１５
Ｄに達する開口が形成され、ここにｐｉｎホトダイオー
ド用のカソード電極５におよびアノード電極５Ａ、素子
分離用のアイソレーション電極６、ｎ−ＦＥＴ用のソー
ス電極７Ｓ、ゲート電極７Ｇおよびドレイン電極７ＤＳ
ｐ−ＦＥＴ用のソース電極８Ｓ、ゲート電極８Ｇおよび
ドレイン電極８Ｄが形成されている。
領域２１に、ｐ アノード領域２１Ａ１およびｎ＋ア
イソレーション領域２２のそれぞれの間には、分離用の
８１０゜層３１が形成され、更に上面全体にＣＶＤ法な
どによる５１０２膜３２が形成されている。また、ｎ−
ＦＥＴおよびｐ−ＦＥＴのチャネル領域の８１０２膜３
２中には、ポリシリコンからなるゲート４１４２が埋め
込まれている。そして、ＳｉＯ２膜３２にはそれぞれｎ
＋カソード領域２１に、ｐ アノード領域２１．Ａ、
ｎ アイソレーション領域２２、ｎ＋ソース領域１４
Ｓ１ゲート４１、ｎ＋ドレイン領域１４ＤＳｐ ソー
ス領域１５Ｓ１ゲート４２およびｐ＋ドレイン領域１５
Ｄに達する開口が形成され、ここにｐｉｎホトダイオー
ド用のカソード電極５におよびアノード電極５Ａ、素子
分離用のアイソレーション電極６、ｎ−ＦＥＴ用のソー
ス電極７Ｓ、ゲート電極７Ｇおよびドレイン電極７ＤＳ
ｐ−ＦＥＴ用のソース電極８Ｓ、ゲート電極８Ｇおよび
ドレイン電極８Ｄが形成されている。
なお、上記電極は例えばアルミニウムで形成される。
次に、上記実施例に係る半導体装置の作用を説明する。
ｐｉｎホトダイオード領域に信号光が入射されると、ｐ
アノード領域２１Ａの下の第１のウェル層１１で光キ
ャリア（電子／正孔対）が生成され、カソード電極５に
およびアノード電極５Ａに振り別けられて取り出される
。ここで、第１のウェル層１１は非常に低濃度にされて
いるので、ｐｎ接合容量が十分に小さい。このため、高
速処理が可能になるだけでなく、負荷容量も小さいので
ｐｉｎダイオードのチャージアップが容易になり、検出
感度を高くすることができる。
アノード領域２１Ａの下の第１のウェル層１１で光キ
ャリア（電子／正孔対）が生成され、カソード電極５に
およびアノード電極５Ａに振り別けられて取り出される
。ここで、第１のウェル層１１は非常に低濃度にされて
いるので、ｐｎ接合容量が十分に小さい。このため、高
速処理が可能になるだけでなく、負荷容量も小さいので
ｐｉｎダイオードのチャージアップが容易になり、検出
感度を高くすることができる。
ｐｉｎホトダイオードの信号出力は、アノード電極５Ａ
から図示しない配線を通ってｎ−ＦＥＴのソース電極７
Ｓに与えられ、ｎ、−ＦＥＴおよびｐ−ＦＥＴからなる
ＣＭＯＳアナログ回路で処理される。ここで、ｐｉｎホ
トダイオードとＣＭＯＳ回路の間の電気的接続は、チッ
プ間のワイヤ等ではなく Ｓ ｉ Ｏ２膜３２の上の配
線層で実現されるので、寄生のキャパシタンスやインダ
クタンスが少なく、従って高速処理が可能になる。
から図示しない配線を通ってｎ−ＦＥＴのソース電極７
Ｓに与えられ、ｎ、−ＦＥＴおよびｐ−ＦＥＴからなる
ＣＭＯＳアナログ回路で処理される。ここで、ｐｉｎホ
トダイオードとＣＭＯＳ回路の間の電気的接続は、チッ
プ間のワイヤ等ではなく Ｓ ｉ Ｏ２膜３２の上の配
線層で実現されるので、寄生のキャパシタンスやインダ
クタンスが少なく、従って高速処理が可能になる。
以上の通り本発明によれば、ｐｉｎホトダイオードとこ
の出力信号を処理するアナログ回路は同一基板に一体的
に形成されるので、ワイヤ等による容量が低減される。
の出力信号を処理するアナログ回路は同一基板に一体的
に形成されるので、ワイヤ等による容量が低減される。
また、キャリアが十分に低濃度の第１のウェル層中にｐ
ｉｎホトダイオードが形成されるので、その接合容量を
大幅に低減し得る。このようなダブルウェル構造を採用
することにより、ＰＳＤとＣＭＯ８の一体化や、ｐｉｎ
ホトダイオードとＳＣＦ回路の一体化による信号処理、
ＡＤ変換回路によるディジタル化など、新しい利用分野
を開拓することができる。
ｉｎホトダイオードが形成されるので、その接合容量を
大幅に低減し得る。このようなダブルウェル構造を採用
することにより、ＰＳＤとＣＭＯ８の一体化や、ｐｉｎ
ホトダイオードとＳＣＦ回路の一体化による信号処理、
ＡＤ変換回路によるディジタル化など、新しい利用分野
を開拓することができる。
５Ｋ・・・カソード電極、５Ａ・・・アノード電極、６
・・・アイソレーション電極、７Ｓ、８Ｓ・・・ソース
電極、７Ｇ、８Ｇ・・・ゲート電極、７Ｄ、８Ｄ・・・
ドレイン電極、１０・・・ｎ 基板、１１・・・第１の
ウェル層、１２・・・ｐウェル層、１３・・・ｎウェル
層、１４Ｓ・・・ｎ＋ソース領域、１４Ｄ・・・ｎ ド
レイン電極、１５Ｓ・・・ｐ ソース領域、１５Ｄ・・
・ｐ＋ドレイン領域、１６．１７・・・ｐ チャネルス
トッパ、１８．１９・・・ｎ チャネルストッパ、２１
Ｋ・・・ｎ カソード領域、２１Ａ・・・ｐ アノード
領域、２２・・・ｎ アイソレーション領域、３１・・
・８１０２層、３２・・・５１０２膜、４１．４２・・
・ゲート。
・・・アイソレーション電極、７Ｓ、８Ｓ・・・ソース
電極、７Ｇ、８Ｇ・・・ゲート電極、７Ｄ、８Ｄ・・・
ドレイン電極、１０・・・ｎ 基板、１１・・・第１の
ウェル層、１２・・・ｐウェル層、１３・・・ｎウェル
層、１４Ｓ・・・ｎ＋ソース領域、１４Ｄ・・・ｎ ド
レイン電極、１５Ｓ・・・ｐ ソース領域、１５Ｄ・・
・ｐ＋ドレイン領域、１６．１７・・・ｐ チャネルス
トッパ、１８．１９・・・ｎ チャネルストッパ、２１
Ｋ・・・ｎ カソード領域、２１Ａ・・・ｐ アノード
領域、２２・・・ｎ アイソレーション領域、３１・・
・８１０２層、３２・・・５１０２膜、４１．４２・・
・ゲート。
第１図は本発明の実施例に係る半導体基板の断面図であ
る。
る。
Claims (1)
- 【特許請求の範囲】 １、高濃度第１導電型の単一の半導体基板と、この半導
体基板上に形成された十分に低濃度の第１導電型の第１
のウェル層と、この第１のウェル層に形成された第２導
電型の拡散層と、前記第１のウェル層中に形成されたｐ
型およびｎ型の少なくとも２つの第２のウェル層と、こ
の第２のウェル層のｐ型およびｎ型ウェル層中にそれぞ
れ形成されたｎチャネルＦＥＴおよびｐチャネルＦＥＴ
とを備え、前記拡散層、第１のウェル層および半導体基
板の間で構成されるｐｉｎホトダイオードの出力信号が
、前記ｐチャネルＦＥＴおよびｎチャネルＦＥＴを含ん
で構成されるアナログ信号処理回路に与えられるように
配線されていることを特徴とする半導体装置。 ２、前記アナログ信号処理回路が、前記ｐチャネルＦＥ
ＴおよびｎチャネルＦＥＴにより構成される相補型ＭＯ
Ｓ回路を有する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344278A JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344278A JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203266A true JPH03203266A (ja) | 1991-09-04 |
| JP2680455B2 JP2680455B2 (ja) | 1997-11-19 |
Family
ID=18368000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344278A Expired - Fee Related JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680455B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994028582A1 (en) * | 1993-06-01 | 1994-12-08 | The University Of North Carolina | Integrated circuit including complementary field effect transistors and photodetector, and method of fabricating same |
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| EP2216815A1 (en) * | 2009-02-05 | 2010-08-11 | Austriamicrosystems AG | Integrated circuit comprising a PIN diode and method of production |
| CN117334775A (zh) * | 2023-10-09 | 2024-01-02 | 江苏致芯微电子技术有限公司 | 一种光纤接收电路的高传输速率的光电二极管及工艺方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184059A (ja) * | 1984-10-01 | 1986-04-28 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPS63122267A (ja) * | 1986-11-12 | 1988-05-26 | Canon Inc | 光センサ |
-
1989
- 1989-12-28 JP JP1344278A patent/JP2680455B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184059A (ja) * | 1984-10-01 | 1986-04-28 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPS63122267A (ja) * | 1986-11-12 | 1988-05-26 | Canon Inc | 光センサ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994028582A1 (en) * | 1993-06-01 | 1994-12-08 | The University Of North Carolina | Integrated circuit including complementary field effect transistors and photodetector, and method of fabricating same |
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| EP2216815A1 (en) * | 2009-02-05 | 2010-08-11 | Austriamicrosystems AG | Integrated circuit comprising a PIN diode and method of production |
| CN117334775A (zh) * | 2023-10-09 | 2024-01-02 | 江苏致芯微电子技术有限公司 | 一种光纤接收电路的高传输速率的光电二极管及工艺方法 |
| CN117334775B (zh) * | 2023-10-09 | 2024-09-27 | 江苏致芯微电子技术有限公司 | 一种光纤接收电路的高传输速率的光电二极管及工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680455B2 (ja) | 1997-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825275A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US5087579A (en) | Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US4912054A (en) | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias | |
| US5060044A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US12376391B2 (en) | Imaging device | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| JP2005223356A (ja) | 電荷結合素子型イメージセンサ | |
| US4458262A (en) | CMOS Device with ion-implanted channel-stop region and fabrication method therefor | |
| JP2845493B2 (ja) | 半導体装置 | |
| JP2680455B2 (ja) | 半導体装置 | |
| US5397906A (en) | Gate array integrated semiconductor device having stabilized power supply potentials | |
| US20020105038A1 (en) | Mos-transistor for a photo cell | |
| JPS6472543A (en) | Manufacture of semiconductor device | |
| JPS6362904B2 (ja) | ||
| JPH061826B2 (ja) | 固体撮像装置 | |
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JP3250248B2 (ja) | 半導体装置 | |
| JP2956181B2 (ja) | 抵抗素子を有する半導体装置 | |
| KR100290471B1 (ko) | 씨모스소자및그제조방법 | |
| KR20000041462A (ko) | 핀드 포토다이오드를 갖는 이미지센서 제조방법 | |
| JPH11150234A (ja) | 半導体装置 | |
| KR0127266B1 (ko) | 고전압용 반도체 소자의 제조방법 | |
| JP2678081B2 (ja) | 半導体集積回路装置 | |
| JPH0476950A (ja) | 半導体装置 | |
| JPH05129425A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |