JPH01123345A - 誤り訂正装置の自己診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子計算機においてＭＯＳダイナミックのＲＡ
Ｍを使用した主記憶装置の誤り訂正装置を自己診断する
装置に関するものである。

（従来の技術） 第２図は電子計算機における従来の主記憶装置の誤り訂
正装置と自己診断回路のブロック図である。

同図において、１は中央処理装置、・２は従来例による
主記憶装置、３はＭＯＳダイナミックのＲＡＭよりなる
記憶アレ一部である。

４はチェックビット生成回路で、３２ビツトのライトデ
ータＷを受けて、７ビツトのパリティ検査行列よりなる
チェックビットデータＨを生成して、ライトデータ（受
信情報）Ｗとの組のデータとして記憶アレ一部３に送出
する。５はチェックビット生成回路としての、シンドロ
ーム生成回路で、記憶アレ一部３の前記受信情報のリー
ドデータＲとチェックビットのリードデータＨとから７
ビツトのシンドロームＳを生成する。６は誤り検出回路
で、後記する誤り訂正モードにおいて、シンドローム生
成回路５のシンドロームＳから１ビット誤り及び２ビッ
ト誤りを検出して、メモリバス７を介して中央処理装置
１に伝達する。８はリードデータ訂正回路で、誤り訂正
モードにおいて、記憶アレ一部３のり一ドデータＲをシ
ンドローム生成回路５のシンドロームＳに基づいて訂正
し、その訂正データＣＲを中央処理装置１に送出する。

上記のチェックビット生成回路４、シンドローム生成回
路５、誤り検出回路６、リードデータ訂正回路８は謂ゆ
る１ビット誤り訂正、２ビット誤り検出の誤り訂正装置
をなす。

９はチェックビットレジスタで、中央処理装置１から試
験用パターンとして送出されたライトデータＷに基づい
てチェックビット生成回路４が生成したチェックビット
Ｈ′を逐時保持する。１゜はシンドロームレジスタで、
中央処理装置１がら試験用パターンとして送出されたシ
ンドロームＳ′を逐時保持する。１１はセレクタで、中
央処理装置１から送出されるモード信号Ｍが誤り訂正モ
ードのときは、誤り検出回路６とリードデータ訂正回路
８に対しシンドローム生成回路５のシンドロームＳを選
択し、第１の診断モードのときはシンドロームレジスタ
１０のシンドロームＳ′を選択する。１２はセレクタで
、モード信号Ｍが誤り訂正モードと前記第１の診断モー
ドのときはリードデ〜り訂正回路８の訂正データＣＲを
選択し、第２の診断モードのときはチェックピットレジ
スタ９のチェックビットＨ′を選択して、それぞれ中央
処理装置１に送出する。上記のチェックピットレジスタ
９、シンドロームレジスタ１０．セレクタ１１．１２は
従来の自己診断装置を構成している。

つぎに第２図の回路の自己診断動作を説明する。

チェックビット生成回路４の診断については、まずセレ
クタ１２に対してモード信号Ｍを第２の診断モードにし
、中央処理装置１から、試験用パターンとしての所定の
ライトデータＷを記憶アレ一部３とチェックビット生成
回路４に送出し、そのときチェックビット生成回路４が
生成したチェックビットＨ′をチェックピットレジスタ
９に保持して、セレクタ１２を介して中央処理装置１に
送出し、チェックビットＨ′が予定のデータであるか否
かによって正常・異常が判定される。

誤り検出回路６とリードデータ訂正回路８の診断につい
ては、モードＭを第１の診断モードにし、中央処理装置
１から、試験用パターンとして、先に記憶アレ一部３に
試験用に送出されたライトデータに対して疑似的に誤り
判定をもたらす所定のシンドロームＳ′を送出し、これ
をシンドロームレジスタ１０が保持してセレクタ１１を
介して誤り検出回路６とリードデータ訂正回路８に送出
し、誤り検出回路６が１ビット誤り検出信号Ｅ】と２ビ
ット誤り検出信号Ｅ２とを中央処理装置１に送出し、そ
してリードデータ訂・正回路８は、先に記憶アレ一部３
に送出・された試験用パターンのり〜ドデータに対して
、シンドロームＳ′に基づいて訂正した訂正データＣＲ
を中央処理装置１に送出し、これら各データＥｌ、Ｅ２
あるいはＣＲが予定のデータであるか否かによって正常
・異常が判別される。

更に、リードデータの誤りを疑似的に発生させる別の手
段としては、上記シンドロームレジスタ１０、セレクタ
１１の代わりに、ライトデータＷを反転させる回路を設
け、記憶アレ一部３の特定アドレスに疑似の誤りデータ
をライトし、しかる後、該誤りデータをリードする事に
より、誤り検出回路６、リードデータ訂正回路８を診断
する方法もある。

（発明が解決しようとする問題点） しかしながら、上記構成の回路による誤り訂正装置の診
断は、試験用パターンを発生させ、これを検出し、パタ
ーンの正常と異常を判別する動作を、例えば中央処理装
置がマイクロプログラムによって実行する事になるので
、知ゆるオンライン診断へ適用する場合には診断の為に
中央処理装置、メモリバス、主記憶装置等の各々の使用
効率が低下するという問題点がある。更に、上記診断に
中央処理装置のマイクロ制御部、メモリバス等の上記誤
り訂正装置以外の回路がかかわる為に、上記誤り訂正装
置の障害を特定し難く、診断結果が異常の場合の解析を
困難にしている面もある。

本発明は上記問題点に鑑み、主記憶装置内において、試
験用パターンを生成させ、ＲＡＭのリフレッシュ周期と
同期させてＲＡＭのリードデータと試験用パターンとを
誤り訂正装置に交互に送出して、試験用パターンに対す
る誤り訂正装置の予定の動作を診断することにより、主
記憶装置内のみで診断できるようにした誤り訂正装置の
自己診断回路を提供することを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、電子計算機の主
記憶装置におけるＭＯＳダイナミックのＲＡＭのライト
データからチェックビットを生成しＲＡＭのライトデー
タと組をなしてＲＡＭに入力するチェックビット生成回
路とＲＡＭのリードデータからチェックパターンを生成
するチェックパターン生成回路と前記チェックパターン
からＲＡＭのデータの誤りを検出する誤り検出回路と該
誤り検出回路の検出結果に基づいてＲＡＭのり一ドデー
タの誤りを訂正するり一ドデータ訂正回路とよりなる誤
り訂正装置における自己診断回路において、前記ライト
データとチェックビットとの組のデータに相応して所定
のチェック用のデータを含む試験用パターンを生成する
試験用パターン生成回路と、ＲＡＭのリフレッシュ周期
と同期してＲＡＭのリードデータと前記試験用パターン
とを前記誤り訂正装置に交互に送出するリードデータレ
ジスタと、前記試験用パターンに対して前記誤り訂正装
置が予定の動作をしたか否かを検出する診断回路とを備
えた。

（作　用） 本発明によれば、試験用パターン生成回路によって試験
用パターンが生成され、ＲＡＭのリフレッシュ周期と同
期して、リードデータレジスタにより、ＲＡＭのリード
データと試験用パターンとが誤り訂正装置に交互に送出
され、そして試験用パータンに対して誤り訂正装置が予
定の動作をしたか否かが診断回路によって診断される。

（実施例） 第１図は本発明の一実施例としての電子計算機における
主記憶装置の誤り訂正装置と自己診断回路のブロック図
である。同図において第２図と同等の部分には同一の符
号を付して示し、以下に異なる部分を主体に説明する。

２人は本発明による主記憶装置である。１３はパーシャ
ルライト動作するセレクタで、中央処理装置１からのラ
イトデータＷとリードデータＲとを編集して記憶アレ一
部３とチェックピット生成回路４に送出し、あるいは後
記する試験用パターンを受けたときはこれを優先して同
様に送出する。

１４ａはスキャンバスレジスタよりなる３２ビツトのリ
ードデータレジスタで、中央処理装置１からリードデー
タセット信号ＲＥＡＤを受ける毎にリードデータ（受Ｉ
Ｊ情報）Ｒをシンドローム生成回路５とリードデータ訂
正回路８に送出するとともに、後記する試験用パターン
を該各回路５゜８とセレクタ１３に送出する。セレクタ
１３に送出する。１４ｂは通常のレジスタよりなる７ビ
ツトのリードレジスタで、上記のリードデーターセット
信号ＲＥＡＤを受ける毎にチェックビットのり一ドデー
タＨをシンドローム生成回路５に送出するとともに、後
記するチェックピット照合パターンＨＯを該回路５とチ
ェックピット判別回路（後記）１８に送出する。１５は
リフレッシュアドレスカウンタで、中央処理装置１から
のリフレッシュ信号ＲＥＦを計数して各計数毎に記憶ア
レ一部（ＲＡＭ）３のアドレスを進めてリフレッシュし
、そのアドレスの総数を計数すると、最上位ビットＭＳ
Ｂが所定の計数にわたって１”となる。第３図はリフレ
ッシュアドレスカウンタ１５の状態と、ＲＡＭのチェッ
クあるいは誤り訂正装置の診断との対応を示すタイミン
グチャートで、ビットＭＳＢが０”のときはＲＡＭのチ
ェックが行なわれ、“１″のときは誤り訂正装置の診断
が行われる。

１６は試験用パターン生成回路としての診断制御回路で
、リフレッシュ信号ＲＥＦと前記最上位ビットＭＳＢと
を入力とするアンドゲート１７からトリガ信号Ｔを受け
て、ビットＭＳＢの立上り毎に第４図の試験パターンに
よる各列のデータよりなるパターンを出力させる。第４
図はリードデータレジスタ１４ａが出力する試験パター
ンを示す図であり、ビットＭＳＢの最初の立上りによる
トリガ信号Ｔによって、クリア信号ＣＬＲを発生してリ
ードデータレジスタ１４ａの各フリップフロップＦＯ＝
Ｆ３１をクリアして第４図（ａ）の＃０列による疑似エ
ラーを含まない正常試験パターンとし、つぎにシフト人
力ＳＩによりフリップフロップＦＯに“１“を入力し、
ビットＭＳＢの立上り毎に順次“０”を入力するととも
にシフトクロックＳＣを発生してシフトし、順次第４図
（ａ）における＃１列〜＃３２列の１ビツトの疑似エラ
ーを含む１ビット誤り試験パターンにする。そしてフリ
ップフロップＦ３１が′１°になるとシフトアウト信号
ＳＯを受けて引続くビットＭＳＢの立上り毎にシフト人
力ＳＩとして′１＃を２回続けて入力し以後は順次“０
”を入力して第４図（ｂ）における＃３３列〜　＃Ｂ３
列の２ビツトの疑似エラーを含む２ビット誤り試験パタ
ーンにする。そしてフリップフロップＦ３１が“１＃に
なると、＃０列のパターンに戻る。上記正常試験パター
ンを発生中において、診断制御回路１６はその表示信号
ＳＦσとして１″を出力する。また、１ビット誤り試験
パターン発生中はその表示信号ＳＦＩが“１”となり、
そして、２ビット誤り試験パターンの発生中はその表示
信号ＳＦ２が“１”となる。又、上記の試験パターン発
生中、リードデータレジスタ１４ｂは後記するチェック
ビット照合パターンＨＯを固定的に保持しシンドローム
生成回路５とチェックビット判別回路（後記）１８に送
出する。

１８はチェックピット判別回路で、第５図（ａ）に示す
回路構成をなし、同図のチェックビット照合パターンＨ
Ｏとして、第４図の正常試験パターンに対してチェック
ビット生成回路４の正常動作によるパターンを上記試験
パターン発生中はリードデータレジスタ１４ｂに固定的
に設定しており、排他的オアゲートＥＸＯＲは、該パタ
ーンＨＯと、シンドローム生成回路５のシンドロームＳ
′とから、当該試験パターンに対して正解のチェックビ
ットＨ′を生成して比較回路ＣＰに送出する。比較回路
ＣＰははこのチェックビットＨ′とチェックビット生成
回路４によるチェックビットＨ′とを比較して、互いに
一致したときに“１″、不一致のとき“０“を出力し、
オアゲートＯＲＩを介する各表示信号５ＦＯ１ＳＦ１、
ＳＦ２がそれぞれ“１＃となる毎に、アンドゲートＡＮ
ＤＩを介して、チェックビットに対する判別信号Ｄ１と
して正常“０”または、異常“１″を出力する。

１９は誤り検出判別回路で、第５図（ｂ）に示す回路構
成をなし、表示信号ＳＦＯが“１″のときは、誤り検出
回路６が正常ならば、１ビット誤り検出信号Ｅ１と２ビ
ット誤り検出信号Ｅ２とが共に“０“になるものであっ
て、正常ならばアンドゲートＡＮＤ２の出力が“１ｗ１
よってオアゲートＯＲ２の出力が“０゛となって各誤り
検出信号Ｅｌ、Ｅ２に対する判別信号Ｄ２として、正常
を示す“０″を出力し、信号Ｅ１またはＥ２が“１”の
ときは異常であって、判別信号Ｄ２は異常を示す“１＃
となる。また表示信号ＳＦＩが“１”のときは、誤り検
出回路６が正常ならば、１ビット誤り検出信号Ｅ１が“
１″、２ビット誤り検出信号Ｅ２が′０”になり、よっ
てアンドゲートＡＮＤ３　、オアゲートＯＲ２を介して
、誤り検出信号Ｅｌ、Ｅ２に対する判別信号Ｄ２は正常
を示す“０”、誤り検出回路６が異常のときは異常を示
す“１″となる。そして表示信号ＳＦ２が“１″のとき
は、誤り検出回路６が正常ならば各誤り検出信号はＥｌ
が０”、Ｅ２が′１”となり、アンドゲートＡＮＤ４　
、オアゲートＯＲ２を介して、判別信号Ｄ２は正常を示
す“Ｏ”、異常のときは異常を示す１１″となる。

２０は訂正データ判別回路で、第５図（ｅ）に示す回路
構成をなし、リードデータ訂正回路８が正常ならば表示
信号５Ｆ（ｌが“１＃における＃Ｏ列の全ビットが“０
″′よりなる正常試験パターンは訂正されることなく、
そして表示信号ＳＦＩが“１”における１ビツトに“１
”を含む１ビット誤り試験パターンは全ビットが“０”
のパターンに訂正されるものであるから、訂正データＣ
Ｒが全ビット″０″のパターンならばアンドゲートＡＮ
Ｄ５の出力が“１”となり、オアゲートＯＲ３を介する
各表示信号ＳＦＯ，ＳＦＩがそれぞれ１”となる毎にア
ンドゲートＡＮＤＢを介して、訂正データＣＲに対する
判別信号Ｄ３は正常を示す“０”となり、異常のときは
異常を示す“１”となる。

２１はエラーレジスタで、各判別信号Ｄ１゜Ｄ２．Ｄ３
を保持して中央処理装置１に送出する。

上記の各判別回路１８，１９．２０は本発明による診断
回路を構成している。

つぎに第１図の回路の自己診断動作を説明する。

リフレッシュ信号ＲＥＦ毎にリフレッシュアドレスカウ
ンタ１５はこれを計数し、その最上位ビットＭＳＢが１
になる毎にリードデータレジスタ１４ａの出力は第４図
の各列の試験パターンを順次更新させる。

これら各試験パターンはセレクタ１３を介してチェック
ビット生成回路４に送出されて該試験パターンに対する
チェックビットＨ′が生成されるとともに、シンドロー
ム生成回路５に送出されて該試験パターンに対するシン
ドロームＳ′が生成される。判別回路１８は、第５図（
ａ）の論理回路に従って、該シンドロームＳ′と、予め
設定されているチェックビット照合パターンＨＯとから
当該各試験パターンに対する正解のチェックビットＨ′
を生成し、該チェックビットＨ′と先のチェックビット
Ｈ′とを比較して、その一致あるいは不一致に従って、
チェックビットＨ′に対する判別信号Ｄ１を出力する。

誤り検出回路６は前記シンドロームＳ′に対する各誤り
検出信号Ｅｌ、Ｅ２を発生し、誤り検出判別回路は、第
５図（ｂ）の論理回路に従って、各誤り検出信号Ｅｌ、
Ｅ２が各試験パターン毎に予定の検出信号であるか否か
を判別し、誤り検出信号Ｅｌ、Ｅ２に対する判別信号Ｄ
２を出力する。

リードデータ訂正回路８は前記試験パターンとそのシン
ドロームＳ′とを受けて訂正データＣＲを発生し、訂正
データ判別回路２０は第５図（ｅ）の論理回路に従って
、訂正データＣＲが各試験パターン毎に予定の訂正デー
タあるか否かを判別して、訂正データＣＲに対する判別
信号Ｄ３を出力する。

そしてこれら各判別信号Ｄｉ、Ｄ２．ＤＢはエラーレジ
スタ２１を介して中央処理装置１に送出される。

（発明の効果） 以上説明したように本発明によれば、主記憶装置内に試
験用パターン生成回路を備え、通常のり一ドデータを用
いた誤り訂正回路によるＲＡＭのチェックと、前記試験
パターンを用いた誤り訂正回路の診断とをリフレッシュ
周期と同期して°交互に行なうようにしたので、その試
験のための各プログラムが不要となり、謂ゆるオンライ
ン診断へ適用する場合には中央処理装置などの使用効率
の低下を招くことなく、そして診断の被疑範囲が主記憶
装置内に限定されるので異常検出時の解析が容易になる
。

【図面の簡単な説明】

第１図は本発明に係る主記憶装置の回路のブロック図、
第２図は従来の主記憶装置の回路ブロック図、第３図は
リフレッシュカウンタと各制御動作を示すタイミングチ
ャート、第４図はリードデータレジスタの各試験パター
ンを示す図、第５図は第１図の各判別回路の回路構成図
である。 ２人・・・主記憶装置 ３・・・記憶アレ一部（ＲＡＭ） ４・・・チェックビット生成回路 ５・・・シンドローム生成回路 （チェックパターン生成回路） ６・・・誤り検出回路 ８・・・リードデータ訂正回路 １４ａ、１４ｂ・・・リードデータレジスタ１５・・・
リフレッシュアドレスカウンタ１６・・・診断制御回路
（試験用パターン生成回路）１８・・・チェックビット
判別回路　　（診断回路）１９・・・誤り検出判別回路
　　　　　（診断回路）２０・・・訂正データ判別回路
　　　　（診断回路）特許出願人　　沖電気工業株式会
社 代理人　弁理士　　吉　　１）　精　　孝Ｉ

Claims (1)

1. 【特許請求の範囲】 電子計算機の主記憶装置におけるＭＯＳダイナミックの
   ＲＡＭのライトデータからチェックビットを生成しＲＡ
   Ｍのライトデータと組をなしてＲＡＭに入力するチェッ
   クビット生成回路とＲＡＭのリードデータからチェック
   パターンを生成するチェックパターン生成回路と前記チ
   ェックパターンからＲＡＭのデータの誤りを検出する誤
   り検出回路と該誤り検出回路の検出結果に基づいてＲＡ
   Ｍのリードデータの誤りを訂正するリードデータ訂正回
   路とよりなる誤り訂正装置における自己診断回路におい
   て、 前記ライトデータとチェックビットとの組のデータに相
   応して所定のチェック用のデータを含む試験用パターン
   を生成する試験用パターン生成回路と、 ＲＡＭのリフレッシュ周期と同期してＲＡＭのリードデ
   ータと前記試験用パターンとを前記誤り訂正装置に交互
   に送出するリードデータレジスタと、 前記試験用パターンに対して前記誤り訂正装置が予定の
   動作をしたか否かを検出する診断回路とを備えた ことを特徴とする誤り訂正装置の自己診断回路。