JPS6167162A - メモリチエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理装置などＫおけるメモリ回路のエラ
ーチェック回路に関するものである。

従来の技術 従来、データ処理装置などに含まれる論理回路のチェッ
クについては、この論理回路にテストデータを入力して
、専用の試験機で行っている。しかし、メモリ回路搭載
のパッケージに対しては、このテストデータを作成する
ための故障をシ為ミレーシ曹ンする場合、あらかじめ回
路全体をゲートレベルに分解し、故障定義を行うため、
通常のパッケージの数倍もの時間、すなわち大形コンビ
為−夕を用いても数十時間もの時間が必要となる。

したがって現状では、人手によって入カバターンと正解
値を与えるプログ２ムを作成して、ＤＡ処ＩＩＣデザイ
ンオートメーシ１ン）を行っている。

この方法によると、Ｄλ処理は数分と短か（、Ｙシンタ
イムの節約にはなるが、人がプログラムを作成するので
その工数が多くかか〕、かつ間違いの発生も多くなると
いう欠点があった。

これに関する事項としては、例えば「情報処理ｖｏｚ、
　２２＆８　Ｊ　（情報処理学会誌Ａｕｇ、１９８１）
７７０〜７７６頁、山田昭彦他２名著「論理回路の試験
１診断」Ｋ記載されている。

発明が解決しようとする問題点 本発明の目的は、上記の欠点すなわち、チェックプログ
ラム作成の工数が多くかかること、および間違い発生が
生じること等の問題点を解決する“メモリチェック回路
を提供することＫある０問題点を解決するための手段 本発明は上述の問題点を解決するために、メモリ回路の
アドレス入力部分に、アドレス切換回路と加算回路と、
アドレスレジスタとを有し、テストモード信号によって
、アドレス切換回路は外部から与えられるアドレス信号
を、加算回路でクロックごとに＋１加算されるアドレス
信号に切換えてアドレスレジスタに入力し、このアドレ
スレジスタの出力がクロックパルスごとにメモリ回路の
アドレスを順次＋１加算する手段と、メモリ回路のライ
トデータ入力部分に、ライトデータ切換回路とライトデ
ータレジスタとを有し、アドレスの場合と同じくテスト
モード信号によって、ライトデータ切換回路は外部から
与えられたライトデータ信号を、ライトデータレジスタ
のコンプレメント出力データ信号に切換え、ま九ライト
レジスタはメモリ回路に入力したライトデータを受けて
、メモリ回路のライトパルスと同期して動作して入力信
号のコンブレメ／ト信号を再びメモリ回路のライト用デ
ータとして入力する手段と、メモリ回路の出力部分に、
排他的論理和回路からなるエラー判定回路を有し、リー
ドデータのエラーを判定する手段とを設けた構成を採用
するものである。

作用 本発明は上述のように構成し九ので、テストモードの場
合、アドレスレジスタと＋１加算回路とくよってメモリ
回路へのアドレスが順次１つづつ進ミ、この各アドレス
中にライトパルス端子からり回路の各セルに書惠込まれ
る０そして、メモリ回路の出力はこの２つのデータパタ
ーンを読み出してエラー判定回路で排他的論理和をチェ
ックすることＫよって、メモリ回路の各セルが０を１に
誤るエラーおよび１をＯに誤るエラーの両方がチェック
される。

実施例 次に、本発明の実施例について図面を参照して詳細に説
明する。

本発明の一実施例をブロック図で示す第１図を参照する
と、本発明のメモリチェック回路は、アドレス入力につ
いては、アドレス端子４かも、テストモード端子１の信
号によって切換えられるアドレス切換回路５と、アドレ
スレジスタ７とを任て、メモリ回路８に接続され、また
アドレスレジスタ７の出力は＋１加算回路６を通ってア
ドレス切換・回路５にもどされ入力されている。次にデ
ータ書キ込みについては、ライトデータ幻子２から、テ
ストモード端子１の信号によって切換えられるライトデ
ータ切換回路３を経てメモリ回路８に結ばれている。メ
モリ回路８の出力はリードデータ端子１０および工２−
判定回路７、に接続される。またメモリ回路８へのライ
トデータ入力は、ライトデータレジスタ１１を経て、そ
のコンプレメント値がライトデータ切換回路３にもどさ
れて入力されている。ライトパルスの入力線は、ライト
パルス端子９からメモリ回路８とライトデータレジスタ
１１に結ばれておル、工２−判定回路１２は制御端子１
４によって制御されて、その出力はエラ一端子１３に出
力される。またリードイネーブル端子１５をメモリ回路
８に設けである。

次に本実施例の動作について説明する。まず、テストモ
ード端子１１にテストモードでない状態に指定して、ラ
イトデータ端子２およびアドレス端子４に最初の値を入
力する。そして、アドレスはクロック１６を１つ進める
ことくよりアドレスレジスタ７に入力、ライトパルス端
子９からライトパルスを１つ入れることによシ、２イト
データがメモリ回路８内に書き込まれる。この時メモリ
回路８の出力は、エラー判定回路１２でエラーにならな
いようにリードイネーブル端子１ｓをイネーブルでない
状態にする。外部よシデータとアドレスを取）込み終る
と、テストモード端子１をテストモード側にし、ライト
パルスをさらに１発いれる。

以後クロック１発とライトパルス２発を入れることを繰
シ返すことにより、メモリ回路８の各アドレスに初期値
が書き込まれる。各アドレスに全て書き終ると、エラー
判定回路１２を有効に働かせるようにリードイネーブル
端子１ｓをイネーブル状態にし、再びクロック１発に対
し、ライトパルス２発を入力することをアドレス分繊シ
返す。

途中でメモリ回路８内にエラーが存在すると、エラー判
定回路１２によりエラ一端子１３にエラー状態を示す信
号が出力される。ライトデータとしてのパターンには、
一般に知られているデータのビット幅が４ピツトの場合
１０１０又は０１０１パターンが最適であるが、その他
のパターンも用いることができる。

次に、データのビット幅が４ピツトの例について、第２
図、第３図のタイムチャート図を用いて更に詳細に説明
する。

ステップ１（第２図の初期設定時） はじめに、２イトデータとして外部よりＡ（１０１０）
を人力し、入力アドレスも外部よシ０番号（オール０）
１：入力する。テストモード信号を非テストモード側（
０）にして、クロック１発とライトパルス１発を入力す
る。さらにテストモード信号をテストモード＠（１）に
しライトパルス１発金いれる。これでθ番地にＡ（０１
０１）が書き込まれる。以後すべてのアドレスにクロッ
ク１発とライトパルス２発をくシかえずことにより、各
アドレスに人（０１０１）が書き込まれ初期設定が完了
する。なお、このステップでは工２−を検出しないので
、メモリ回路８に設けられているリードイネーブル端子
１５はイネーブルでない状態にする。

ステップ２（第３図のエラー検出時） 初期設定によりアドレスか〒巡し、クロックによシ再び
先頭のアドレス（Ｏ番地）を示すと、前に書き込まれ次
位Ａ（０１０１）が読み出される。

この時以降、エラー判定可能にするために、リードイネ
ーブル端子１５１にイネーブル状態にする。

Ａを読み出して、排他的論理和回路のエラー判定回路１
２でエラーが判定される。

ステップ３（第３図） クロック後の最初の２イトパルスで初期設定時に書込ま
れたコンプレメントの値Ａ（１０１０）がメ七り回路８
１Ｃ書き込まれ読み出される。人のエラー判定を同様に
行う。

ステップ４（第３図） ２番目のライトパルスによ、９Ａ（０１０１）がメモリ
回路８に書き込まれる。人のエラー判定を同様に行う。

なお以上の説明では、データ４ピツトの場合について述
べたが、その他の任意のビット数の場合も同様に説明さ
れる。但し、データビットの数が奇数の場合には、工２
−判定回路１２にもうけられたビット幅制御端子１４に
よってライトパルスの１発目と２発目とで１ビツトの異
る値を追加入力し偶数幅とし、かつ正常の場合に排他的
論理和がＯとなるようにして判定を可能くする。

発明の詳細 な説明し九ように、本発明によれば、メそす回路にチェ
ック回路を内蔵するように構成したので、メモリ回路の
チェックプログラムの作成の工数、および人手による誤
シを排除して、簡単にメモリ回路の正当性を調べること
ができや効果がある０

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その初期設定時のタイムチャート図、第３図は同じくエ
ラー検出時のタイムチャート図である。 １・・・・・・テストモード端子、２・・・・・・ライ
トデータ端子、３・・・・・・ライトデータ切換回路、
４・・・・・・アドレス端子、５・・・・・・アドレス
切換回路、６・・・・・・＋１加算回路、７・・・・・
・アドレスレジスタ、８・・・・・・メモリ回路、９・
・・・・・ライトパルス端子、１０・・・・・・＋７−
ドデータ端子、１１・・・・・・ライトデータレジスタ
、１２・・・・・・工２−判定回路、１３・・・・・・
工２一端子、１４・・・・・・ビット幅制御端子、１５
・・・・・・リードイネ茶Ｉ図 彷斯設定の叶 ７　）−Ｌス　　　　　Ｏ／　　　　　　２　　　　　
３峯　２　　図 エラー杉し七の曙 アに−１−ス　　　　θ　　　　　　／　　　　　　２
　　　　　３￥−３′ｌ￥Ｉ

Claims (1)

【特許請求の範囲】
1. メモリ回路へのアドレス入力に際し、アドレス切換回路
   と、加算回路と、アドレスレジスタとを備え、テストモ
   ード信号による前記アドレス切換回路の切換作用により
   、外部から与えられるアドレス信号を、前記加算回路に
   よりクロックごとに＋１加算されたアドレス信号に変換
   して、前記アドレスレジスタに入力し、この出力をメモ
   リ回路のアドレスに入力する手段と、メモリ回路へのラ
   イトデータ入力に際し、ライトデータ切換回路と、ライ
   トデータレジスタとを備え、前記テストモード信号によ
   る前記ライトデータ切換回路の切換作用により、外部か
   ら与えられるライトデータ信号のコンプレメント（補数
   ）信号が前記ライトデータレジスタから出力されて、ラ
   イトパルス到来時前記メモリ回路に入力され、次いで前
   記ライトデータレジスタは前記メモリ回路に入力したラ
   イトデータを受けとり、そのコンプレメント出力を次の
   ライトパルスで再びメモリ回路のライトデータに入力す
   る手段と、メモリ回路からの出力に際し、エラー判定回
   路によりリードデータのエラーを判定する手段を備え、
   アドレスを順次１つづつ進め各アドレスごとにライトパ
   ルスを２回入れることを繰り返すことにより、最初与え
   られたデータパターンと、そのコンプレメントパターン
   とを、メモリ回路の各アドレスに書き込み、次いでその
   各アドレスの記憶パターン値を読み出してパターンのエ
   ラーを判定する機能を備えていることを特徴とするメモ
   リチェック回路。