JPH01123352A - キャプチャ機構を有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、プロ
セッサの命令の実行サイクルとは非同期で到来する外部
入力信号に対する処理能力の高いキャプチャ機構を有す
るマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを格納
するメモリ手段（データメモリまたはＲＡＭと呼ばれる
。）と、データの演算を実行する演算手段（Ａ　Ｌ　Ｕ
と呼ばれる。）と、逐次実行すべき命令を格納し、その
命令に基づいて前記メモリ手段と前記演算手段の動作を
コントロールする命令実行手段（一般にはプログラムメ
モリとアドレスカウンタならびにインストラクシシンデ
コーダにより構成される。）を備えていることに特徴づ
けられる。また、その代表的な構成が特公昭５Ｂ−３３
５８４号公報（以下、文献１と略記する。）に示されて
いる。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にい
たがってデータの処理を実行していくために、非同期で
入力される外部信号のエツジタイミングの取り込みが遅
くなるという問題を有している。これを解決するために
、従来は割り込み手段が多用されてきたが、この方法は
オーバーヘッド（割り込み処理ルーチンを開始するまで
の手続きに伴うロス）や、外部信号のソースが多い場合
の多重処理の難しさが問題になる。このような問題に対
して、出願人は先に、特願昭第６０−２０９１５９号あ
るいは特願昭第６１−２１０９６０号において、インプ
ントキャプチャ機構の具体的な構成方法を提案した。こ
れは、基準クロックをカウントするタイムベースカウン
タと、外部信号のエツジが到来したときに前記タイムベ
ースカウンタの出力をキャプチャレジスタに転送するキ
ャプチャコントローラを備えたものであり、ソフトウェ
アに負担をかけることなく、外部信号の到来タイミング
を正確に測定できる。

ところで、割り込み処理機構やキャプチャ機構はもとも
と要求駆動型の処理機構であり、いずれも外部信号のリ
ーディングエツジ（前縁）が到来して初めて処理が開始
される。したがって、何らかのアクシデントによってリ
ーディングエツジが到来しなくなった場合には、はなは
だ不都合な事態が発生する０例えば、マイクロプロセッ
サを用いてモータの回転速度をコントロールする場合、
−ｉ的には、、モータの回転検出信号のリーディングエ
ツジの間隔を計測することによってモータの回転速度の
変化を監視しているが、モータが故障して始めから回転
しない場合には、リーディングエツジが永久に到来せず
、時限タイマーなどを併用しないかぎり、モータが回転
していないことすら検知できない。この種の問題は、モ
ータが正常であっても、モータが定速回転するようにコ
ントロールする系統と、モータに起動・停止の指令を与
える系統が異なっている場合にも発生する。例えば、家
庭用のＶＴＲには磁気テープを定速走行させるためのキ
ャプスタンモータが搭載されていルカ、このモータが一
定の回転速度で回転するようにコントロールするのはサ
ーボコントローラであり、これに対してシステムコント
ローラと呼ばれるマイクロプロセッサがモータの起動・
停止の指令信号をモータドライバに送出する。このため
、システムコントローラからモータドライバに起動指令
信号が送出されるときに、サーボコントローラがモータ
ドライバに対してモータを回転させるのに必要な出力電
圧を供給していなければ、キャプスタンモータは起動せ
ず、回転検出信号のリーディングエツジも到来しない。

問題点を解決するための手段 前記した問題点を解決するために本発明のキャプチャ機
構を有するマイクロプロセッサは、基準クロックをカウ
ントするタイムベースカウンタと、外部信号の到来時に
前記タイムベースカウンタの出力を取り込み、命令実行
手段からの特定の命令によってその結果をデータバスに
送出するキャブヂャ回路と、命令実行手段からの特定の
命令によって任意の時点の前記タイムベースカウンタの
出力をデータバスに送出するスイッチ手段を備えている
。

作用 本発明では前記した構成によって、プロセッサの命令の
実行サイクルとは非同期の外部入力信号のリーディング
エツジの到来時刻を正確に検出できるとともに、リーデ
ィングエツジが到来すべき時刻に到来したか否かの判断
をも共通の検出機構を用いて容易に行なえる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図を示したものであり、データを格納す
るレジスタｌＯＯおよびランダムアクセスメモリ　（以
下、ＲＡＭと略記する。）２００と、データの算術およ
び論理演算を実行する演算器（以下、ＡＬＵと略記する
。）３００と、逐次実行すべき命令を格納し、その命令
に基づいてコントロールバス４５０を介して前記レジス
タ１００および前記ＲＡＭ２００と前記ＡＬＵ３００の
動作をコントロールする命令実行回路４００と、クロッ
ク端子１０に印加される基準クロックをカウントするタ
イムベースカウンタ５００と、カウンタバス５５０を介
して前記タイムベースカウンタ５００の出力が供給され
、その出力データがデータバス３５０に送出されるキャ
プチャレジスタブロック７００と、外部信号入力端子２
０，３０，４０，５０，６０．７０に印加され、それぞ
れ異なった発生源を持つ６種類の外部信号のエツジが到
来したときに前記タイムベースカウンタ５００の出力を
前記キャプチャレジスタブロック７００に転送するキャ
プチャコントローラ８００と、前記コントロールバス４
５０からの指令によって前記タイムベースカウンタ５０
０の出力を前記データバス３５０に送出するスイッチ回
路６００を備えている。また、前記クロック端子１０に
印加される基準クロックはタイミングジェネレータ９０
０を介して前記命令実行回路４００に供給され、前記デ
ータバス３５０には前記レジスタ１００．前記ＲＡＭ２
００．前記ＡＬＵ３０　Ｑ、前記スイッチ回路６００．
前記キャプチャレジスタブロック７．００のほかに、読
みだし専用のメモリ　（以下、ＲＯＭと略記する。）１
０００、Ｉ１０ボー）１１００．Ａ−Ｄ変換器１２００
、Ｄ−Ａ変換器ｌ３００が接続され、さらに、前記ＲＡ
Ｍ２００および前記ＲＯＭ１０００はそれぞれアドレス
デコーダ２５０゜１０５０を有している。

なお、前記キャプチャコントローラ８００と前記キャプ
チャレジスタブロック７００は、外部信号のエツジが到
来したときに前記タイムベースカウンタ５００から出力
を取り込み、前記命令実行回路４００からの特定の命令
によってその結果を前記ＡＬＵ３００もしくは前記レジ
スタ１００あるいは前記ＲＡＭ２００に送出するキャプ
チャ回路を構成している。

以上のように構成されたマイクロプロセンサについて、
第１図に示した構成図と、第２図囚〜旧に示した主要部
のタイミングチャートによりその動作を説明する。

まず、第２図囚は第１図のクロック端子１０に印加され
るクロック信号波形を示したものであり、第２図ｃｅ、
　０．　（［）、［Ｆ］はそれぞれタイミングジェネレ
ータ９００によって発生される４相のタイミング信号を
示したもので、これらの信号に同期させて命令実行回路
４００の命令格納部からの命令の読みだしゃ、ＲＡＭ２
００を始めとする各ブロックからのデータの読みだし、
さらには、ＡＬＵ３００での演算の実行と演算結果の各
ブロックへの転送などが行われる。また、第２図［Ｆ］
は命令実行回路４００によって実行される命令（１サイ
クル命令）のサイクルを示したものである。

一方、外部信号入力端子２０，３０，４０゜５０．６０
．７０に、第２図■の命令実行サイクルとは非同期の外
部信号が入力されたとき、キャプチャコントローラ８０
０はキャプチャレジスタブロック７００に対してその時
点のタイムベースカウンタ５０００カウント値（出力）
を格納する指令信号を送出する。

第３図は第１図のキャプチャコントローラ８００の具体
的な構成例を示した論理回路図であり、外部信号入力端
子２０〜７０には同一構成のコントロールユニット８１
０〜８６０が接続されテオリ、前記コントロールユニッ
ト８１０〜８６０はそれぞれ共通の基準クロック入力端
子８０１とキャプチャレジスタブロック７００へのデー
タ転送りロック入力端子８０２を有し、さらに、リセッ
ト端子８１１〜８６１と、フラグ出力端子８１２〜８６
２と、データ転送端子８１３〜８６３をそれぞれ有して
いる。第４図囚〜ｆｌ＋は第３図に示したキャプチャコ
ントローラ８００を構成するコントロールユニット８１
０の動作を説明するためのタイミングチャートであり、
第４図囚は第１図のクロック端子１０に印加されるクロ
ック信号波形であり、第４図■は第４図囚の信号波形を
分周した信号波形で、この信号が基準クロックとして第
３図の基準クロック入力端子８０１に供給される。また
、第４図（Ｑはマスタースレイブ形成の７リソプフロツ
プを単位ステージとする同期カウンタによって構成され
るタイムベースカウンタ５００のクロック信号波形を示
したものであり、その矢印を付したリーディングエツジ
において各単位ステージのフリップフロップのマスター
部の出力が変化し、トレイリングエツジ（後縁）におい
てスレイプ部の出力が変化する。第４図０は第４園内お
よび０の信号波形から作りだされるデータ転送用のクロ
ック信号波形を示したもので、第３図のデータ転送りロ
ック入力端子８０２に供給される。

さて、第３図の外部信号入力端子２０に第４図りに示し
た信号波形が印加されると、そのリーディングエツジが
到来した後、基準クロック入力端子８０１のレベルが“
１°に移行した時点においてＮＡＮＤゲート８１４の出
力レベルが第４図［Ｆ］に示す如く　“１″に移行し、
さらに、前記基準クロンク入力端子８０１のレベルが０
゛に移行した時点においてＮＡＮＤゲート８１５の出力
レベルが第４図Ｇに示す如（“１゛に移行し、続いて、
前記基準クロック入力端子８０１のレベルが再び１゛に
移行すると、ＮＡＮＤゲート８１６の出力レベルが第４
図■に示す如く　１°に移行する。

前記ＮＡＮＤゲート８１４，８１５，８１６はいずれも
対になる別のＮＡＮＤゲートと双安定回路を構成してい
るので、出力レベルが“１°に移行すると別のＮＡＮＤ
ゲート側にリセット信号が印加されるまではその状態を
保持するが、前記ＮＡＮＤゲート８１６の出力レベルが
°１°に移行した時点で、対になるＮＡＮＤゲート８１
７の出力レヘルが“Ｏ′に移行し、ＡＮＤゲート８１Ｂ
の出力レベルも０°に移行するので、前記ＮＡＮＤゲー
ト８１４，８１５の出力レベルは“Ｏ′に戻る。

このようにして、外部信号入力端子２０に外部信号のリ
ーディングエツジが到来すると、第３図のデータ転送端
子８１３にはＡＮＤゲート８１９を介して第４図ｆｌ）
に示すような信号波形が送出され、この信号によつて第
１図のタイムベースカウンタ５００からキャプチャレジ
スタブロック７００への出力の転送が行われる。なお、
前記ＮＡＮＤゲート８１６の出力信号はフラグ出力端子
８１２に送出されて、前記タイムベースカウンタ５００
の出力の転送が行われたことを示すキャプチャフラグ信
号として利用される。命令実行回路４００に格納するプ
ログラムの中では、このキャプチャフラグ信号を確認し
、キャプチャレジスタブロック７００からデータの読み
だしを行なった後にリセット端子８１１にリセット信号
を印加するようににプログラムされる。なお、キャプチ
ャレジスタブロック７００からデータの読みだしは、命
令実行回路４００によってキャプチャレジスタブロック
７００の特定のレジスタ（ＲＡＭ２００やＲＯＭ１００
Ｏの特定のアドレスの指定と同様に、命令によってアド
レス指定される。）のデータの読みだし命令が実行され
ると、コントロールバス４５０を介してそのレジスタの
出力側を一命令サイクル実行期間だけ閉状態にせしめる
制御信号が印加される。

さて、第１図のスイッチ回路６００に対しては命令実行
回路４００に格納するプログラムの中から命令サイクル
に同期した任意の時点において開閉操作ができるように
構成されている。すなわち、命令実行回路４００によっ
てタイムベースカウンタ５００のカウントデータの読み
だし命令が実行されると、コントロールバス４５０を介
してスイッチ回路６００を一命令サイクル実行期間だけ
閉状態にせしめる制御信号が印加される。このため、キ
ャプチャレジスタブロック７００からキャプチャフラグ
信号が得られなくとも、いいかえれば、外部信号が到来
しなくとも、適当なインターバルでタイムベースカウン
タ５００のカウント値を読みだすことによって、必要と
されるタイミングまでに外部信号の到来の有無を判断す
ることは容易にできる。

発明の効果 本発明のキャプチャ機構を存するマイクロプロセッサは
以上の説明からも明らかなように、基準クロックをカウ
ントするタイムベースカウンタ５００と、データを格納
するメモリ手段（実施例においてはレジスタ１００また
はＲＡＭ２００によって構成されている。）と、データ
の演算を実行する演算手段（実施例ではＡＬＵ３００に
よって構成されている。）と、前記メモリ手段と前記演
算手段を連結するデータバス３５０と、逐次実行すべき
命令を格納し、その命令に基づいて前記メモリ手段と前
記演算手段の動作をコントロールする命令実行手段（実
施例では命令実行回路４００によって構成されている。

）と、外部信号の到来時に前記タイムベースカウンタの
出力を取り込み、前記命令実行手段からの特定の命令に
よってその結果を前記データバスに送出するキャプチャ
回路（実施例ではキャプチャコントローラ８００とキャ
プチャレジスタブロック７００によって構成されている
。）と、前記命令実行手段からの特定の命令によって任
意の時点の前記タイムベースカウンタの出力を前記デー
タバスに送出するスイッチ手段（スイッチ回路６００）
を備えているので、プロセッサの命令の実行サイクルと
は非同期の外部入力信号のリーディングエツジの到来時
刻を正確に検出できるとともに、リーディングエツジが
到来すべき時刻に到来したか否かの判断をも共通の検出
機構であるタイムベースカウンタを用いて容易に行なえ
、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はキャプチャコントローラの具体的
な論理回路図、第４図は第３図の回路の動作を説明する
ためにタイミングチャートである。 １００・・・・・・レジスタ、２００・・・・・・ＲＡ
Ｍ。 ３００・・・・・・ＡＬＵ、３５０・・・・・・データ
バス、４００・・・・・・命令実行回路、５００・・・
・・・タイムベースカウンタ、６００・・・・・・スイ
ッチ回路、７００・・・・・・キャブチャレジスタフ゛
ロンク、８００・・・・・・キャプチャコントローラ。 代理人の氏名　弁理士　中尾敏男　はか１名第２図

Claims (1)

【特許請求の範囲】
1. 基準クロックをカウントするタイムベースカウンタと、
   データを格納するメモリ手段と、データの演算を実行す
   る演算手段と、前記メモリ手段と前記演算手段を連結す
   るデータバスと、逐次実行すべき命令を格納し、その命
   令に基づいて前記メモリ手段と前記演算手段の動作をコ
   ントロールする命令実行手段と、外部信号の到来時に前
   記タイムベースカウンタの出力を取り込み、前記命令実
   行手段からの特定の命令によってその結果を前記データ
   バスに送出するキャプチャ回路と、前記命令実行手段か
   らの特定の命令によって任意の時点の前記タイムベース
   カウンタの出力を前記データバスに送出するスイッチ手
   段とを具備してなるキャプチャ機構を有するマイクロプ
   ロセッサ。