JPS5838437Y2

JPS5838437Y2 - プログラム計算機の表示制御装置

Info

Publication number: JPS5838437Y2
Application number: JP16230381U
Authority: JP
Inventors: 俊行前川; 幸弘吉田; 恵富永; 徹猪崎
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1981-10-29
Filing date: 1981-10-29
Publication date: 1983-08-31
Also published as: JPS5795647U

Description

【考案の詳細な説明】本考案は既に処理された複数のメモリデータ群の中から
プログラム命令によって指定されたメモリデータを表示
したり、指定メモリデータに関連する所定の演算結果を
表示しうるプログラム計算機の表示制御装置に関し、特
にできるだけ簡略なプログラム命令（ステートメント）
にょシ、指定したメモリデータ群を一定時間毎に順次表
示し、また指定メモリデータに関連する所定の演算結果
を一定時間表示し得るようにして、表示すべきメモリデ
ータを容易に、即ちできるだけ簡単なプログラムで一定
時間毎に順次表示でき、プログラムミスも防止すること
ができるとともに、プログラムメモリのメモリ容量も有
効に活用することが出来るたいへん実用的なプログラム
計算機の表示制御装置を提供するものである。

以下本考案について詳細に説明するに、先ず本考案の動
作の概略について説明する。

計算ルーチンの途中に唱いて、プログラムメモリより表
示指示であるｒＤＳＰＪが読出され、続いてメモリ
指定のＸｎが指定されるとＸｎのメモ・リデータが一定
時間表示されるものとなる。

例ＩＤ５ＰＸ１、Ｘ２、Ｘ３、ＥＮＤメモリＸ１とＸ２とＸ３のデータが夫々一定時間ごとに
順次表示される。

又、表示指示であるｒＤＳＰｊに関連して演算指示
があればその演算の実行結果が一定時間表示される。

ｒＥＮＤＪはインストラクションの終了を示す。

例２ＤＳＰＸ１＋Ｘ２、ＥＮＤメモリＸ１とＸｌの加算結果を一定時間表示するもので
ある。

次に図の回路構成について説明すると、演算及び論理処
理装置５からライン４０によりプログラム記憶装置１の
アドレスカウンタ２がアドレス設定され、インストラク
ションがライン３０に出力される。

ライン３０に出力された各インストラクションはＩＤ
ＳＰＪゲート１０、メモリ指定Ｘゲート１１．プログ
ラムステートメントの区切り及び実行指示である「、」
のゲート１２、インストラクションの終了を示すｒＥ
ＮＤＪのゲート１３．演算指示ゲート１４、データ記
憶装置３のアドレスカウンタ４に入力するゲート２０及
び他のインストラクションゲート（図示せず）にそれぞ
れ入力される。

ＤＳＰゲート１０が開くと、フリップフロツーｙ” （
以後Ｆ／Ｆ）１５がセットされ、このセット出力は
ゲー）２０．２１及び演算及び論理処理装置５に入力さ
れる。

−ｔ’＋ＥＮｏゲート１３が開くことによりＦ／Ｆ１５
はリセットされる。

Ｘゲート１１が開くとＦ／Ｆ１６がセット爆れ、このセ
ット出力はゲート２０及び装置５に入力される。

また、ゲート１２が開くことによりリセットされる。

「、」ゲート１２が開くとゲート１２及び装置５に入力
され、「、」の前のインストラクションが実行される。

ＥＮＤゲート１３が開くと、ｒｌ）ＳＰＪのインスト
ラクションが終了され、続いて次のインストラクション
が読出され、その実行が行われる。

演算終了ゲート１４が開くと演算データを読み出し演算
が実行されそしてその表示が行なわれる。

更にプログラムライン３０は上述した様に他のインスト
ラクションゲートにも入力されている。

ゲート２０によりデーター記憶装置３０のアドレスカウ
ンタ４がセットされると、指定された記憶装置３のデー
タが読出され、データライン３１を介して演算及び論理
処理装置５に入力される。

ゲート２１が開くと一語長４ビートで構成されたカウン
タ装置８がｒｌ１１１Ｊつ１す「１５」にセットされ
る。

演算及び論理処理装置５は１ワードの表示を１サイクル
終るごとにライン３７に出力し、カウンタ装置８を１カ
ウントダウンさせる。

カウンタ装置８の各ビットの出力はゲート９に入力され
、カウンタ装置８が「０」に成ると、ライン３３に出力
して装置５に入力することで表示すイクルが停止される
。

演算及び論理処理装置５がｒＤｓＰＸｎ、Ｊの指示を
受けることにより、データライン３１より転送されるデ
ータをライン３４にクロック信号を出力させて表示レジ
スタ７に転送し、ライン３５を介して循環しながら表示
装置６に出力し、表示させる。

上記構成の回路についてその動作を説明する。

演算及び論理処理装置５からライン４０に出力すること
によってプログラム記憶装置１のアドレスカウンタ２が
セットされ、プログラム記憶装置１からライン３０にイ
ンストラクションが読み出される。

今、プログラム記憶装置１からライン３０に表示指示で
あるｒＤＳＰＪが読み出されると、ゲート１０が開
いてＦ／Ｆ’１５がセットされ、このセット出力はゲー
ト２０と演算及び論理処理装置５に入力される。

すると前記装置５からライン４０にアドレス信号を出力
してアドレスカウンタ２を駆動し、プログラム記憶装置
１からメモリ指定に関するデータがライン３０に読み出
される。

この場合、上述した例１に示す様にｒＤｓＰＸｌ、Ｘ
ｌ。

Ｘ３．ＥＮＤ）とメモリ指定されていたとすると、最初
「Ｘｌ、」のデータがライン３０に読み出される。

このＸがライン３０に読出されることでゲート１１が開
いてＦ／Ｆ１６がセットしこのセット出力がゲート２
０と演算及び論理処理装置５に入力される。

そしてこれに応答して前記装置５からライン３９に出力
される。

続いてライン３０に「１」が読出されるとゲート２０に
導入されて該ゲート２０が開いてライン３２からアドレ
スカウンタ４に「１」がセットされ、データ記憶装置３
のアドレス１をアクセスする。

このデータ記憶装置３からのデータはライン３１より演
算及び論理処理装置５に導入される。

続いてライン３０に「、」が読出されると、ゲート１２
が開いてこのゲート出力が演算及び論理処理装置５に入
力され、これに応答して該装置５が表示動作を開示する
と共にライン３８に出力されてゲート２１が開き、カウ
ンタ装置８がＩｆ１１１Ｊつ１す「１５」にセットさ
れる。

また、Ｆ／Ｆ１６がリセットされる。

従って、前記装置５はライン３４にクロック信号を出力
してデータを表示レジスタ７に転送し、ライン３５を介
してデータを循環させながら表示装置６で表示が行われ
る。

この１サイクルの表示が終了すると装置５からライン３
７に出力されてカウンタ装置８の内容を「１」だけカウ
ントダウンさせる。

続いて表示レジスタ７の内容が循環されて表示装置６で
表示が行われ、次の１サイクルが終了するとカウンタ装
置８が「１」だけ更にカウントダウンされる。

そして、この表示はカウンタ装置８の内容がｒｏ００
０ｊとなる１で行われ、結局１５サイクル表示動作を行
うものである。

カウンタ装置８が「０ＯＯＯ」となると、ゲート９がそ
れを検出することによりライン３３に出力し、これを装
置５に入力して表示動作を停止させるものである。

前記装置５はライン３３からの入力に応答してライン４
０にアドレス信号を出力してアドレスカウンタ２を駆動
し、プログラム記憶装置１からｒＸ２．ｊのデータをラ
イン３０に読み出す。

すると上述と同様な動作で表示が行われ、また続いてｒ
Ｘ３．Ｊのデータがライン３０に読み出されて表示が行
われ、複数のデータが順次表示される。

そして、プログラム記憶装置１からライン３０にｒＥ
ＮＤＪのデータが読み出されるとゲート１３が開き、
このゲート出力が演算及び論理処理装置５に入力されま
たＦ／Ｆ１５をリセットする。

これによって前記装置５がｒＤｓＰＪのインストラクシ
ョンを終了し、続いて次を実行する。

他方、プログラム記憶装置１からｒＤＳＰＪのイン
ストラクションがあってメモリ指定に関するデータが例
２に示す様にｒＤＳＰＸ１＋Ｘ２、ＥＮＤＪであった
場合にｒＸ１＋Ｘ２．Ｊのデータがライン３０に読み出
される。

すると、ゲート１１が開いてＦ／Ｆ１６がセットされ
またゲート２０よりアドレスカウンタ４に「１」がセッ
トされてデータ記憶装置３よりアドレス１のデータがラ
イン３１より演算及び論理処理装置５に導入される。

続いて演算指示の１千」がライン３０に読み出されると
ゲート１４が開いて前記装置５に演算指示が記憶される
。

更に読いて「Ｘ」と「２」がライン３０に読出されると
ゲート２０を介してアドレスカウンタ４に「２」がセッ
トされ、データ記憶装置３からライン３１を介して装置
５にデータが導入される。

続いてライン３０に「、」が読み出されるとゲート１２
が開いて装置５に入力され、これによって演算が行われ
ると共にその結果を表示する動作が開示される。

そしてライン３８に出力されてゲート２１からの出力に
よってカウンタ装置８をセットする。

従って、上記装置５においてＸｌのデータとＸｌのデー
タの加算が行われ、この結果が表示レジスタ７に転送さ
れ表示装置６により表示が行われる。

この表示動作は上述の例の場合と同様である。

そして、プログラム記憶装置１からライン３０にｒＥ
ＮＤＪが読み出されると上述の例と同様の動作でＦＤ
ＳＰＪのインストラクションを終了する。

以上の様に本考案装置にあっては、たとえば“ＤＳＰ
Ｘｌ、Ｘｌ、Ｘ３．ＥＮＤ“、とか”ＤＳＰＸ１
＋Ｘ２．ＥＮＤ“といったきわめて簡略なステートメン
トにより、指定したメモリデータＸ１、Ｘｌ、Ｘ３を
一定時間毎に順次表示でき、またメモリデータＸ１とメ
モリデータＸ２の加算結果を一定時間表示することが出
来る。

したがって、プログラム命令を非常に簡略化でき、プロ
グラムミスを防止することが出来るとともに、プログラ
ムを極端に短かくすることが出来るので、プログラムメ
モリの容量を他に有効に活用することができる。

【図面の簡単な説明】

図は本考案プログラム計算機の表示制御方式を示す回路
図である。１・・・プログラム記憶装置、３・・・データ記憶装置
、２及び４・・・アドレスカウンタ、５・・・演算及び
論理処理装置、６・・・表示装置、７・・・表示レジス
タ、８・・・カウンタ装置、９・・・カウンタ装置の零
状態検出用のゲート、１０乃至１４・・・各種ゲート、
１５及び１６・・・フリップフロップ。

Claims

【実用新案登録請求の範囲】各論理状態を備え各データ信号の論理操作を選択的に遂
行する複数の論理素子を含む演算及び論理処理装置（以
下単に装置と呼ぶ）と、前記装置に制御されて予定された順序で各種命令を導出
するプログラム記憶装置と、前記プログラム記憶装置から導出された表示指示命令を
検出し次の異なる命令或いはプログラム終了を検出する
１でその検出情報を装置に導入する手段と表示指示命令
に関連したメモリデータ指定、プログラムステートメン
トの区切指示及びメモリデータについての演算指示を検
出してこの検出情報を装置に導入する手段を含み、装置
により前記情報に応答した処理動作を遂行させるため装
置に接続された回路手段と、上記回路手段による情報に従って表示指示命令の間に装
置に導入処理された複数のデータ群を含むデータについ
て、一定時間毎に表示させる表示手段、を備えたプログラム計算機の表示制御装置。