JPH082727Y2 - プログラマブルシ−ケンサ - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、信号を入力し、シーケンスプログラムを順
次実行し、実行結果の出力を行なうプログラマブルシー
ケンサに関し、特にシーケンスプログラムの高速処理を
可能とするプログラマブルシーケンサに関する。

〔従来の技術〕

従来、この種のプログラマブルシーケンサとしては、
シーケンスプログラムの演算用命令コードと、外部入出
力信号及び内部信号用メモリのアドレスを指定するため
のデータが同じメモリエリアに格納されているプログラ
マブルシーケンサが知られている。

第４図は従来のプログラマブルシーケンサの回路構成
の一例を示す。

第４図において、１はシーケンスプログラムメモリ２
に記憶されているシーケンスプログラムを実行するマイ
クロコンピュータであり、マイクロコンピュータ１はシ
ーケンスプログラムを演算処理する演算処理装置（CP
U）11、CPU11を作動させるシステムプログラムを記憶し
ておくリードオンリメモリ（ROM）12、シーケンスプロ
グラムで使用される変数を記憶しておくランダムアクセ
スメモリ（RAM）13を有する。

３はシーケンスプログラムに演算情報として使用され
る内部信号を記憶しておく内部信号メモリであり、４は
プログラマブルシーケンサに接続する外部機器から送ら
れてくる外部入力信号やマイクロコンピュータが演算処
理した結果を外部機器へ出力するために一時記憶してお
く外部入出力バッファである。このようなプログラマブ
ルシーケンサの動作を第５図のフローチャートを参照し
て説明する。

シーケンスプログラムにおけるシーケンスステップの
演算処理を実行するには、まずステップS1で、マイクロ
コンピュータ１はシーケンスプログラムメモリ２から内
部信号メモリ３又は外部入出力バッファ４に記憶される
演算処理対象とする信号のアドレスデータを読みとる。

次に、ステップS2において、マイクロコンピュータ１
は、シーケンスプログラムメモリ２から実行命令コード
を読取り、ステップS3で内部信号メモリ３または外部入
出力バッファ４の信号を基に所定の演算を行なう。最後
にステップS4でマイクロコンピュータ１はシーケンスス
テップのカウントアップを行ない１ステップの演算処理
を終了する。

〔考案が解決しようとする問題点〕

ところがこのような従来のプログラマブルシーケンサ
では演算処理する信号のアドレスデータとシーケンス演
算処理用の命令コードとを同一のメモリに格納している
ため、マイクロコンピュータ１は１ステップの命令を実
行する際に、シーケンスプログラムメモリ２から信号ア
ドレスデータと命令コードの２種類のデータを入力して
からアドレスデータが指示するメモリアドレスの内部信
号または外部信号を入力しなければならず、合計３回の
信号入力を行うので演算処理時間が遅くなるという問題
点があった。

そこで、本考案の目的はこのような問題点を解決し、
シーケンスプログラムを高速演算処理することのできる
プログラマブルシーケンサを提供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために、本考案は、シーケ
ンスプログラムを格納するプログラム格納手段と、外部
信号を記憶する入出力手段と、内部信号を記憶する内部
信号記憶手段と、前記外部信号および内部信号に応動し
て前記シーケンスプログラムを実行する演算処理手段と
を有するプログラマブルコントローラにおいて、前記プ
ログラム格納手段を、前記シーケンスプログラムの命令
コードを格納する命令コード格納手段と、該命令コード
格納手段に格納された命令コードの格納アドレスと対応
する格納アドレスにそれぞれ前記外部信号および内部信
号のアドレスデータを格納するアドレス格納手段に分離
し、前記命令コード格納手段および前記アドレス格納手
段におけるアドレスを指示するシーケンスステップ制御
手段を具え、前記アドレス格納手段は、前記シーケンス
ステップ制御手段により指示されるアドレスの格納アド
レスデータに対応して、前記入出力手段および前記内部
信号記憶手段のアドレスを設定するようにしたことを特
徴とする。

〔作用〕

本考案は、シーケンス演算処理用の命令コードおよび
この命令コードで使用されるデータの記憶アドレスを別
々の記憶手段にその格納アドレスを対応させて、格納
し、シーケンスステップ制御手段からの指示に応じて上
記命令コードのアドレスを設定し、また、アドレス記憶
手段に命令コードで使用されるデータの格納アドレスを
設定させるようにしたので演算処理手段の信号読み取り
回数を減少させることができる。

〔実施例〕

以下、図面を参照して本考案の実施例を詳細かつ具体
的に説明する。

第１図は本考案実施例における構成の一例を示す。

第１図において、シーケンスプログラムは演算処理用
の命令コードと処理する信号のアドレスデータとに分離
され、命令コード格納手段50とアドレスデータ格納手段
51とに各々格納されている。

シーケンス命令を実行する演算処理手段53は、シーケ
ンスステップ制御手段52に読み取り指示信号を与える。
シーケンスステップ制御手段52がこの読み取り指示信号
を入力すると、シーケンスステップ制御手段52は、指定
ステップのシーケンス命令コードを格納する命令格納手
段50のデータ格納アドレスを設定する。

また、同時にアドレスデータ格納手段51のデータ格納
アドレスを指示することにより当該アドレス指示された
アドレスに記憶されている外部信号入出力手段54あるい
は内部信号記憶手段55のデータ格納アドレスがアドレス
格納手段により設定される。したがって演算処理手段53
は、命令コード格納手段50からの命令コードの読み取り
と、外部信号入出力手段54または内部信号記憶手段55か
らの読み取りと合計２回の読み取り入力を行なえばよい
ことになる。

また、演算処理手段53がステップ制御手段52に次のス
テップの読み取り指示信号を出力した後に演算処理を行
えば、演算処理手段53が演算処理を行う前に、ステップ
制御手段が命令コード格納手段50、外部信号入出力手段
54または内部信号記憶手段55における演算処理手段53が
読み取るべきアドレスを設定しておくので、演算処理手
段53は、１ステップの演算処理を終了すると直に次のス
テップの命令コードおよび内部信号または外部信号の読
み取りを行うことが可能である。

第２図は本考案実施例における具体的な回路構成の一
例を示す。

第２図において、21はステップ制御手段52としてのカ
ウンタであり、24は外部信号入出力手段54としての外部
入出力バッファ、25は内部信号記憶手段55としての内部
信号メモリである。

また、内部信号メモリ25および外部入出力バッファ24
のアドレス入力側は、シーケンスアドレスメモリ23の出
力側にシーケンスアドレスバス26を介して接続されてい
る。

カウンタ21の出力側はステップ制御アドレスバス27を
介して、シーケンスプログラムメモリ２′のシーケンス
命令コードメモリ22およびアドレスメモリ23のアドレス
入力側に接続されている。

このような構成において、マイクロコンピュータ１′
は信号線29を介して、シーケンスステップ制御用のカウ
ンタ21に開始ステップを設定するロード信号を出力す
る。

次に、カウンタ21がシーケンス命令コードメモリ22
へ、信号線27を介して命令コード読み取りアドレスを指
示すると、命令コードメモリ22からは、開始ステップに
対応するシーケンス命令がデータバス28を介してマイク
ロコンピュータ１′へ出力される。

カウンタ21のアドレス指示は同時にシーケンスアドレ
スメモリ23へも送られるので、シーケンスアドレスメモ
リ23からはシーケンスプログラムの開始ステップで処理
される、例えば入出力のアドレスデータがシーケンスア
ドレスバス26を介して外部入出力バッファ24へ出力され
る。したがって、前記シーケンス命令コードとほぼ同時
にシーケンス開始ステップで処理すべき信号をマイクロ
コンピュータ１′は、データバス28を介して外部入出力
バッファ24から読み取ることが可能となる。

マイクロコンピュータ１′が開始ステップのシーケン
ス演算を終了して、演算処理結果を外部入出力バッファ
24に出力すると、次にマイクロコンピュータ１′はカウ
ンタ21にクロック信号を出力し、カウンタ21に次のステ
ップの指示データを出力させる。以下、開始ステップと
同様にシーケンス命令コードと処理すべき信号がマイク
ロコンピュータ１′により同時に選択されるのでマイク
ロコンピュータ１′の演算処理時間の短縮化が可能とな
る。

第３図はシーケンス命令コードメモリ22とシーケンア
ドレスメモリ23の構成の一例を示す。

第３図において、シーケンスプログラムメモリ２′
は、各ステップでの演算処理コードを格納する命令コー
ド格納手段50としてのシーケンス命令コードメモリ22及
び信号アドレスデータを格納するアドレスデータ格納手
段51としてのシーケンスアドレスメモリ23を有してい
る。アドレスメモリ23には各ステップにおける命令コー
ドで使用する処理信号（内外部信号）の記憶アドレスを
格納する記憶領域を設けている。その記憶領域のアドレ
ス番号は命令コードメモリ22における各ステップの命令
コードを記憶する記憶領域のアドレス番号と一致させて
いる。

すなわち、ステップ１の命令コードを命令コードメモ
リ22のアドレス“0000"（10進法）に記憶し、ｎステッ
プ目の命令コードをアドレス“000（ｎ−１）”に記憶
させる場合には、ステップ１の命令コードで使用する処
理信号の記憶アドレス情報をアドレスメモリ23のアドレ
ス“0000"（10進法）に、ｎステップ目の命令コードで
使用する処理信号の記憶アドレスを“000（ｎ−１）”
に順次記憶することになる。また、このような命令コー
ドメモリ22およびアドレスメモリのアドレスを設定する
ことによりカウンタ21は１種のアドレス指示で済むこと
になる。

〔考案の効果〕

以上、説明したように、本考案によれば、マイクロコ
ンピュータはマイクロコンピュータ自身により処理信号
のアドレス指定を行うことなく、シーケンス命令コード
の読取りと処理する信号のアクセスが同時に実行できる
ため、以って、高速のシーケンス演算が実行可能である
という効果が得られる。加えて、プログラム格納手段自
身がアドレス設定機能を有するので、専用のアドレス設
定回路が不要であり、装置構成が簡素化される。また、
命令コード格納手段とアドレス格納手段が分離されてい
るので、命令コードおよびアクセス先のアドレスを上記
各格納手段の最大記憶データ長まで拡張することが可能
となる。

【図面の簡単な説明】

第１図は本考案実施例における構成の一例を示すブロッ
ク図、 第２図は本考案実施例における回路構成を示すブロック
図、 第３図は本考案実施例におけるメモリ領域の構成を示す
説明図、 第４図は従来のプログラマブルシーケンサの構成の一例
を示すブロック図、 第５図は従来のプログラマブルシーケンサにおける制御
手順の一例を示すフローチャートである。 1,1′……マイクロコンピュータ、2,2′……シーケンス
プログラムメモリ、3,25……内部信号メモリ、4,34……
外部入出力バッファ、11……CPU、12……ROM、13……RA
M、21……カウンタ、22……シーケンス命令コードメモ
リ、23……シーケンスアドレスメモリ、26……シーケン
スアドレスバス、27……ステップ制御アドレスバス、28
……データバス、29,30……信号線。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】シーケンスプログラムを格納するプログラ
   ム格納手段と、外部信号を記憶する入出力手段と、内部
   信号を記憶する内部信号記憶手段と、前記外部信号およ
   び内部信号に応動して前記シーケンスプログラムを実行
   する演算処理手段とを有するプログラマブルコントロー
   ラにおいて、前記プログラム格納手段を、前記シーケン
   スプログラムの命令コードを格納する命令コード格納手
   段と、該命令コード格納手段に格納された命令コードの
   格納アドレスと対応する格納アドレスにそれぞれ前記外
   部信号および内部信号のアドレスデータを格納するアド
   レス格納手段に分離し、前記命令コード格納手段および
   前記アドレス格納手段におけるアドレスを指示するシー
   ケンスステップ制御手段を具え、前記アドレス格納手段
   は、前記シーケンスステップ制御手段により指示される
   アドレスの格納アドレスデータに対応して、前記入出力
   手段および前記内部信号記憶手段のアドレスを設定する
   ようにしたことを特徴とするプログラマブルシーケン
   サ。