JPH01123357A - 割り込み制御方式 - Google Patents
割り込み制御方式Info
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- JPH01123357A JPH01123357A JP62281303A JP28130387A JPH01123357A JP H01123357 A JPH01123357 A JP H01123357A JP 62281303 A JP62281303 A JP 62281303A JP 28130387 A JP28130387 A JP 28130387A JP H01123357 A JPH01123357 A JP H01123357A
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- 238000012545 processing Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 33
- 230000009977 dual effect Effects 0.000 claims description 13
- 238000012546 transfer Methods 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims 1
- 239000013256 coordination polymer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000012790 confirmation Methods 0.000 description 5
- 101100366918 Dictyostelium discoideum StlB gene Proteins 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 101100006960 Caenorhabditis elegans let-2 gene Proteins 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デュアルＣＰＵ構成のシステムにおける割り
込み処理の方式に関するものである。
込み処理の方式に関するものである。
従来、メインのＣＰＵとサブのＣＰＵが同時には動作せ
ず、ＣＰＵの切り換えはどちらのＣＰＵからも可能なデ
ュアルＣＰＵ構成のシステムにおいて、どちらか一方の
ＣＰＵの動作中に、他方のＣＰＵが処理すべき割り込み
が発生した場合、次のような方法により、割り込みを受
け付けたＣＰＵは割り込みを処理する：もう一方のＣＰ
Ｕに割り込みが発生したことを伝え、割り込み処理を実
行していた。ここで、メインＣＰＵとサブＣＰＵが同時
に動作しないのはメモリ・Ｉｌｏ・周辺コントローラな
どを共有するためである。
ず、ＣＰＵの切り換えはどちらのＣＰＵからも可能なデ
ュアルＣＰＵ構成のシステムにおいて、どちらか一方の
ＣＰＵの動作中に、他方のＣＰＵが処理すべき割り込み
が発生した場合、次のような方法により、割り込みを受
け付けたＣＰＵは割り込みを処理する：もう一方のＣＰ
Ｕに割り込みが発生したことを伝え、割り込み処理を実
行していた。ここで、メインＣＰＵとサブＣＰＵが同時
に動作しないのはメモリ・Ｉｌｏ・周辺コントローラな
どを共有するためである。
第４図はこの方式のブロック図である。
第４図において、
４０１はメインＣＰＵ （以下、ＣＰＵ（ＭＡＩＮ）と
略す。） ４０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＵＢ）と
略す。） ４０３は割り込みコントローラ ４０４はメインメモリ ４０５はシステムバス（以下、５ＢＵＳと略す。） ４０６は割り込みコントローラが外部から割り込みを受
け付ける信号 ４０７は割り込みが発生したことをＣＰＵ（ＭＡＩＮ）
４０１に知らせる信号（以下、ＩＮＴＲＩと略す。） ４０８は割り込みが発生したことをＣＰＵ（ＳＵＢ）
４０２に知らせる信号（以下、ｌＮＴＲ１１と略す。） ４０９はＣＰＵ（ＭＡＩＮ） ４０１が割り込みを受け
付けたことを割り込みコントローラ４０３に知らせる信
号（以下、ＩＮＴＡＩと略す。）４１０はＣＰＵ（ＳＵ
Ｂ） ４０２が割り込みを受け付けたことを割り込みコ
ントローラ４０３に知らせる信号（以下、ＩＮＴＡｎと
略す。）である。
略す。） ４０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＵＢ）と
略す。） ４０３は割り込みコントローラ ４０４はメインメモリ ４０５はシステムバス（以下、５ＢＵＳと略す。） ４０６は割り込みコントローラが外部から割り込みを受
け付ける信号 ４０７は割り込みが発生したことをＣＰＵ（ＭＡＩＮ）
４０１に知らせる信号（以下、ＩＮＴＲＩと略す。） ４０８は割り込みが発生したことをＣＰＵ（ＳＵＢ）
４０２に知らせる信号（以下、ｌＮＴＲ１１と略す。） ４０９はＣＰＵ（ＭＡＩＮ） ４０１が割り込みを受け
付けたことを割り込みコントローラ４０３に知らせる信
号（以下、ＩＮＴＡＩと略す。）４１０はＣＰＵ（ＳＵ
Ｂ） ４０２が割り込みを受け付けたことを割り込みコ
ントローラ４０３に知らせる信号（以下、ＩＮＴＡｎと
略す。）である。
第４図において、割り込みコントローラ４０３によって
制御される割り込みはＣＰＵ （ＭＡＩＮ） ４０１が処理する割り込みとＣＰＵ（Ｓ
ＯＢ） ４０２が処理する割り込みに分類することでき
るので、割り込み形態としては、■ ＣＰＵ（ＭＡＩＮ
）４０１の動作中にＣＰＵ（ＭＡＩＮ） ４０１が処理
する割り込み要求が発生■ ＣＰＵ（ＳＵＢ） ４０２
の動作中にＣＰ Ｕ （ＳＯＢ）４０２が処理する割り
込み要求が発生 ■ ＣＰＵ（ＳＯＢ） ４０２の動作中にＣＰＵ（ＭＡ
ＩＮ） ４０１が処理する割り込み要求が発生■ ＣＰ
Ｕ（ＭＡＩＮ） ４０１の動作中にＣＰＵ（ＳＵＢ）
４０２が処理する割り込み要求が発生の４５通りがある
。
制御される割り込みはＣＰＵ （ＭＡＩＮ） ４０１が処理する割り込みとＣＰＵ（Ｓ
ＯＢ） ４０２が処理する割り込みに分類することでき
るので、割り込み形態としては、■ ＣＰＵ（ＭＡＩＮ
）４０１の動作中にＣＰＵ（ＭＡＩＮ） ４０１が処理
する割り込み要求が発生■ ＣＰＵ（ＳＵＢ） ４０２
の動作中にＣＰ Ｕ （ＳＯＢ）４０２が処理する割り
込み要求が発生 ■ ＣＰＵ（ＳＯＢ） ４０２の動作中にＣＰＵ（ＭＡ
ＩＮ） ４０１が処理する割り込み要求が発生■ ＣＰ
Ｕ（ＭＡＩＮ） ４０１の動作中にＣＰＵ（ＳＵＢ）
４０２が処理する割り込み要求が発生の４５通りがある
。
動作しているＣＰＵが処理する割り込み要求が ゛発
生する■や■の場合は、動作しているＣＰＵが ′割
り込みを受け付け、速やかに割り込み処理をお ・こ
なう。
生する■や■の場合は、動作しているＣＰＵが ′割
り込みを受け付け、速やかに割り込み処理をお ・こ
なう。
これに対して、動作中で割り込みを受け付けるＣＰＵと
、発生した割り込みを処理するＣＰＵが異なる■や■の
場合は、次のような方法で割り込み処理をおこなう。■
と■では、処理方法は同一なのでここでは■についての
み説明する。ＣＰＵ（ＭＡＩＮ） ４０１をＣＰＵ（Ｓ
ＯＢ） ４０２に、ＣＰＵ（ＳＯＢ） ４０２をＣＰＵ
（ＭＡＩＮ） ４０１に置き換えることによって、■の
処理となる。
、発生した割り込みを処理するＣＰＵが異なる■や■の
場合は、次のような方法で割り込み処理をおこなう。■
と■では、処理方法は同一なのでここでは■についての
み説明する。ＣＰＵ（ＭＡＩＮ） ４０１をＣＰＵ（Ｓ
ＯＢ） ４０２に、ＣＰＵ（ＳＯＢ） ４０２をＣＰＵ
（ＭＡＩＮ） ４０１に置き換えることによって、■の
処理となる。
ＣＰＵ（ＳＯＢ）４０２の動作中に割り込みが発生する
と割り込みコントローラ４０３はｌＮＴＲＩ４０７およ
びｌＮＴＲＩ４０７の信号を送る。
と割り込みコントローラ４０３はｌＮＴＲＩ４０７およ
びｌＮＴＲＩ４０７の信号を送る。
ＣＰ Ｕ（ＳＯＢ） ４０２が動作しているので、ＣＰ
Ｕ（ＳＵＢ） ４０２は信号ｌＮＴＲ１１４０８を受け
取り、実行中の処理を中断する。
Ｕ（ＳＵＢ） ４０２は信号ｌＮＴＲ１１４０８を受け
取り、実行中の処理を中断する。
ＣＰＵ（ＳＵＢ）４０２は割り込みを受け付けると、Ｉ
ＮＴＡＩＩ ４１０により割り込みを受け付けたことを
割り込みコントローラ４０３に知らせる。
ＮＴＡＩＩ ４１０により割り込みを受け付けたことを
割り込みコントローラ４０３に知らせる。
別り込みコントローラ４０３はアドレスバス・データバ
ス・コントルールバスの総称であるシステムバス４０５
を通して割り込み番号をＣＰＵに送る。
ス・コントルールバスの総称であるシステムバス４０５
を通して割り込み番号をＣＰＵに送る。
割り込みを受け付けたＣＰＵ（ＳＯＢ） ４０２は５Ｂ
ＵＳ ４０５を通して割り込み番号を得、割り込みハン
ドラに制御を移し、割り込みに関する情報をメインメモ
リ４０４に格納する。そして、実際にその割り込みを処
理すべきＣＰＵ（ＭＡＩＮ）４０１に制御を移す。この
とき、ＣＰ Ｕ （ＳＯＢ）４０２は、割り込みハンド
ラの最中である。
ＵＳ ４０５を通して割り込み番号を得、割り込みハン
ドラに制御を移し、割り込みに関する情報をメインメモ
リ４０４に格納する。そして、実際にその割り込みを処
理すべきＣＰＵ（ＭＡＩＮ）４０１に制御を移す。この
とき、ＣＰ Ｕ （ＳＯＢ）４０２は、割り込みハンド
ラの最中である。
制御を移されたＣＰＵ（ＭＡＩＮ） ４０１は、メイン
メモリ４０４から割り込みに関する情報を読み出し、ソ
フトウェアにより内部割り込ゐをかける。
メモリ４０４から割り込みに関する情報を読み出し、ソ
フトウェアにより内部割り込ゐをかける。
ＣＰＵ（ＭＡＩＮ）４０１による割り込み処理が終了し
たなら、ＣＰＵ（ＭＡＩＮ） ４０１は割り込み処理が
終了したことをメインメモリ４０４に書き込み、制御を
ＣＰＵ（ＳＯＢ） ４０２に戻す。
たなら、ＣＰＵ（ＭＡＩＮ） ４０１は割り込み処理が
終了したことをメインメモリ４０４に書き込み、制御を
ＣＰＵ（ＳＯＢ） ４０２に戻す。
制御の戻ったＣＰＵ（ＳＯＢ）４０２は、割り込へハン
ドラから割り込まれたプログラムに戻り、中断したプロ
グラムの実行を再開する。
ドラから割り込まれたプログラムに戻り、中断したプロ
グラムの実行を再開する。
第５図は、このときの動作の様子を示したものである。
この図から、割り込みを受け付けてから、実際の割り込
み処理の終了までの実行パスが長く、また割り込みに関
する情報の受け渡しをソフトウェアでおこなっているた
め最大限の実行速度を得ていないことがわかる。
み処理の終了までの実行パスが長く、また割り込みに関
する情報の受け渡しをソフトウェアでおこなっているた
め最大限の実行速度を得ていないことがわかる。
上述の方法では、次の欠点が考えられる。
割り込み受け付けから実際の割り込み処理終了までのバ
スが長いうえに、割り込み情報の格納・読み出しや割り
込みの発生などの処理をソフトウェアでおこなうため、
実行時間が長くなってしまう。
スが長いうえに、割り込み情報の格納・読み出しや割り
込みの発生などの処理をソフトウェアでおこなうため、
実行時間が長くなってしまう。
また、割り込みに関する情報をメインＣＰＵとサブＣＰ
Ｕで共有しているメモリ上に格納するため、そのメモリ
部分の保護なども必要になってくる。
Ｕで共有しているメモリ上に格納するため、そのメモリ
部分の保護なども必要になってくる。
従来、メモリ・Ｉｌｏおよび周辺コントローラを共有す
るデュアルＣＰＵ構成のシステムにおける割り込み処理
は、割り込みを受け付けたＣＰＵと割り込み処理を実行
するＣＰＵが異なった場合、割り込みを受け付けたＣＰ
Ｕが割り込み情報を共有メモリを介して割り込みを実行
するＣＰＵに伝達し、割り込み処理を実行するＣＰＵで
内部割り込みを発生させ、割り込み処理を実行していた
。
るデュアルＣＰＵ構成のシステムにおける割り込み処理
は、割り込みを受け付けたＣＰＵと割り込み処理を実行
するＣＰＵが異なった場合、割り込みを受け付けたＣＰ
Ｕが割り込み情報を共有メモリを介して割り込みを実行
するＣＰＵに伝達し、割り込み処理を実行するＣＰＵで
内部割り込みを発生させ、割り込み処理を実行していた
。
本発明では、割り込み発生時に動作中のＣＰＵ５割り込
み処理を実行するＣＰＵと異なった場合、メインＣＰＵ
が処理する割り込みのときは、動作中のサブＣＰＵが割
り込みを受け付け、割り込み制御回路によってメインＣ
ＰＵを起こすとともに、再度割り込み信号を発生させ、
割り込みコント１＝−ラを介して、割り込み処理を実行
するメインＣＰＵに再度割り込みをかけ、サブＣＰＵが
処理する割り込みのときは、割り込み制御回路によって
、サブＣＰＵが動作するまで割り込みを待避させた後や
、割り込み制御回路によってサブＣＰＵを立ち上げた後
に、割り込み信号を発生させ、割り込みコントローラを
介して、割り込み処理を実行するサブＣＰＵに再度割り
込みをかける、 という点が従来とは異なる。
み処理を実行するＣＰＵと異なった場合、メインＣＰＵ
が処理する割り込みのときは、動作中のサブＣＰＵが割
り込みを受け付け、割り込み制御回路によってメインＣ
ＰＵを起こすとともに、再度割り込み信号を発生させ、
割り込みコント１＝−ラを介して、割り込み処理を実行
するメインＣＰＵに再度割り込みをかけ、サブＣＰＵが
処理する割り込みのときは、割り込み制御回路によって
、サブＣＰＵが動作するまで割り込みを待避させた後や
、割り込み制御回路によってサブＣＰＵを立ち上げた後
に、割り込み信号を発生させ、割り込みコントローラを
介して、割り込み処理を実行するサブＣＰＵに再度割り
込みをかける、 という点が従来とは異なる。
ふたつのＣＰＵが同時に動作することのないデュアルＣ
ＰＵ構成のシステムにおいて、外部要因からの割り込み
信号を入力とし、割り込みコントローラに対しての割り
込み信号を出力とする割り込みを制御する回路を備えて
いる。
ＰＵ構成のシステムにおいて、外部要因からの割り込み
信号を入力とし、割り込みコントローラに対しての割り
込み信号を出力とする割り込みを制御する回路を備えて
いる。
このとき、割り込み発生時に動作中のＣＰＵと割り込み
処理を実行するＣＰＵが異なる場合、それぞれ次のよう
な処理をおこなうことを特徴としている。
処理を実行するＣＰＵが異なる場合、それぞれ次のよう
な処理をおこなうことを特徴としている。
サブＣＰＵが動作中で、割り込み処理を実行するＣＰＵ
がメインＣＰＵの場合は、割り込み制御回路は割り込み
コントローラに対して割り込み信号を送る。動作中のサ
ブＣＰＵは割り込みコントローラを介して割り込みを受
け付け、割り込みを受け付けたことおよび割り込み番号
を割り込み制御回路に伝え、割り込み処理を終える。割
り込み制御回路は、割り込み番号を得て、割り込みコン
トローラに対して、再度同じ割り込み信号を送るととも
に、割り込みを実行するメインＣＰＵを起こす。そして
、割り込みを実行するメインＣＰＵが割り込み発生回路
によって発生された割り込みを割り込みコントローラを
介して受け取り、割り込み処理をおこなう。
がメインＣＰＵの場合は、割り込み制御回路は割り込み
コントローラに対して割り込み信号を送る。動作中のサ
ブＣＰＵは割り込みコントローラを介して割り込みを受
け付け、割り込みを受け付けたことおよび割り込み番号
を割り込み制御回路に伝え、割り込み処理を終える。割
り込み制御回路は、割り込み番号を得て、割り込みコン
トローラに対して、再度同じ割り込み信号を送るととも
に、割り込みを実行するメインＣＰＵを起こす。そして
、割り込みを実行するメインＣＰＵが割り込み発生回路
によって発生された割り込みを割り込みコントローラを
介して受け取り、割り込み処理をおこなう。
メインＣＰＵが動作中で、割り込み処理を実行するＣＰ
ＵがサブＣＰＵの場合は、割り込み制御回路は割り込み
番号を内部の記憶域に待避させる。
ＵがサブＣＰＵの場合は、割り込み制御回路は割り込み
番号を内部の記憶域に待避させる。
その後、サブＣＰＵが動作したなら、割り込み制御回路
は、内部の記憶域に待避させておいた割り込み番号を得
て、割り込みコントローラに対して、再度同じ割り込み
信号を送る。サブＣＰＵはメインＣＰＵの動作中に発生
した割り込みを、割り込みコントローラを介して受け取
り、割り込み処理をおこなう。
は、内部の記憶域に待避させておいた割り込み番号を得
て、割り込みコントローラに対して、再度同じ割り込み
信号を送る。サブＣＰＵはメインＣＰＵの動作中に発生
した割り込みを、割り込みコントローラを介して受け取
り、割り込み処理をおこなう。
本発明について、図面を用いて説明する。
第１図は、本発明の実施例におけるデュアルＣＰＵ構成
のシステムを示すブロック図である。
のシステムを示すブロック図である。
第１図において、
１０１はメインＣＰＵ （以下、ＣＰＵ（ＭＡＩＮ）と
略す。） １０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＯＢ）と
略す。） １０３は割り込みコントローラ １０４はシステムバス（以下、５ＢＵＳと略す。） １０５は割り込みが発生したことをＣＰＵ（ＭＡＩＮ）
１０１に知らせる信号（以下、ＩＮＴＲＩと略す。） １０６は割り込みが発生したことをＣＰＵ（ＳＯＢ）
Ｉ ０２に知らせる信号（以下、ＩＮＴＲｎと略す、） １０７はＣＰＵ（ＭＡＩＮ） ｌ ０１が割り込みを受
け付けとことを割り込みコントローラ１０３に知らせる
信号（以下、ＩＮＴＡＩと略す。）１０８はＣＰＵ（Ｓ
ＯＢ） １０２が割り込みを受け付けたことを割り込み
コントローラ１０３に知らせる信号（以下、ＩＮＴＡＩ
Ｉと略す。）１０９はＣＰＵ（ＭＡＩＮ） １０１のス
テータスをＩＮＴＨＷＩ １１に知らせる信号（以下、
ＳＴＩと略す。） １１０はＣＰＵ（ＳＵＢ） １０２のステータスを工Ｎ
ＴＨＷＩ ｌ １に知らせる信号（以下、ＳＴ■と略す
。） １１１は入力として外部要因からの割り込み信号１１４
・ＣＰＵ（ＭＡＩＩｌＦ） １０１とＣＰＵ（ＳＵＢ）
１０２のステータスを示す信号５Ｔ１１０９とＳＴＩ
［１１０・ＣＰＵ（ＭＡＩＮ）１０１が処理する割り込
みをＣＰＵ（ＳＯＢ）１０２が受け付けたことを示すＣ
Ｐ Ｕ （ＳＵＢ）１０２からの信号１１６およびその
割り込みの割り込み番号を知らせるためのＣＰＵ（ＳＯ
Ｂ） １０２からのバス１１７、出力として割り込みコ
ントローラに対して割り込み発生させる信号１１５・Ｃ
ＰＵ（ＭＡＩＮ） １０１を起こすための信号１１８を
もつ割り込みを制御するためのハードウェア（以下、Ｉ
ＮＴＨＷと略す。） １１２は割り込み処理を実行するＣＰＵがＣＰＵ（ＭＡ
ＩＮ） １０１であるかＣＰ Ｕ （ＳＵＢ）１０２で
あるかを示すフラグを割り込み番号の数だけまとめたＩ
ＮＴＨＷＩ １１内のフラグ １１３は割り込みの番号を格納しておく ＩＮＴＨＷ内
部の記憶域（以下、ＩＮＴＮＯと略す。） １１４はＩＮＴＨＷＩＩが外部割り込み要因から割り込
みを受け付ける信号 １１５はＩＮＴＨＷＩ １１が発生させた割り込みを割
り込みコントローラに伝える信号１１６はＣＰＵ（ＳＵ
Ｂ） １０２が割り込みコントローラ１０３からＣＰ
Ｕ（ＭＡＩＮ） １０１が処理すべき割り込みを受け付
けたことをＩＮＴＨＷＬＩＩに知らせる信号（以下、Ｒ
ＩＮＴと略す。） １１７はＣＰＵ（ＳＯＢ） １０２が受け付けたＣＰ
Ｕ（ＭＡＹＮ） １０１が処理すべき割り込みの割り込
み番号をＩＮＴＨＷＩ １１に知らせるバス １１８はＩＮＴＨＷＩ １１から、ＣＰＵ（ＭＡＩＮ）
１０１を起こすための信号である。
略す。） １０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＯＢ）と
略す。） １０３は割り込みコントローラ １０４はシステムバス（以下、５ＢＵＳと略す。） １０５は割り込みが発生したことをＣＰＵ（ＭＡＩＮ）
１０１に知らせる信号（以下、ＩＮＴＲＩと略す。） １０６は割り込みが発生したことをＣＰＵ（ＳＯＢ）
Ｉ ０２に知らせる信号（以下、ＩＮＴＲｎと略す、） １０７はＣＰＵ（ＭＡＩＮ） ｌ ０１が割り込みを受
け付けとことを割り込みコントローラ１０３に知らせる
信号（以下、ＩＮＴＡＩと略す。）１０８はＣＰＵ（Ｓ
ＯＢ） １０２が割り込みを受け付けたことを割り込み
コントローラ１０３に知らせる信号（以下、ＩＮＴＡＩ
Ｉと略す。）１０９はＣＰＵ（ＭＡＩＮ） １０１のス
テータスをＩＮＴＨＷＩ １１に知らせる信号（以下、
ＳＴＩと略す。） １１０はＣＰＵ（ＳＵＢ） １０２のステータスを工Ｎ
ＴＨＷＩ ｌ １に知らせる信号（以下、ＳＴ■と略す
。） １１１は入力として外部要因からの割り込み信号１１４
・ＣＰＵ（ＭＡＩＩｌＦ） １０１とＣＰＵ（ＳＵＢ）
１０２のステータスを示す信号５Ｔ１１０９とＳＴＩ
［１１０・ＣＰＵ（ＭＡＩＮ）１０１が処理する割り込
みをＣＰＵ（ＳＯＢ）１０２が受け付けたことを示すＣ
Ｐ Ｕ （ＳＵＢ）１０２からの信号１１６およびその
割り込みの割り込み番号を知らせるためのＣＰＵ（ＳＯ
Ｂ） １０２からのバス１１７、出力として割り込みコ
ントローラに対して割り込み発生させる信号１１５・Ｃ
ＰＵ（ＭＡＩＮ） １０１を起こすための信号１１８を
もつ割り込みを制御するためのハードウェア（以下、Ｉ
ＮＴＨＷと略す。） １１２は割り込み処理を実行するＣＰＵがＣＰＵ（ＭＡ
ＩＮ） １０１であるかＣＰ Ｕ （ＳＵＢ）１０２で
あるかを示すフラグを割り込み番号の数だけまとめたＩ
ＮＴＨＷＩ １１内のフラグ １１３は割り込みの番号を格納しておく ＩＮＴＨＷ内
部の記憶域（以下、ＩＮＴＮＯと略す。） １１４はＩＮＴＨＷＩＩが外部割り込み要因から割り込
みを受け付ける信号 １１５はＩＮＴＨＷＩ １１が発生させた割り込みを割
り込みコントローラに伝える信号１１６はＣＰＵ（ＳＵ
Ｂ） １０２が割り込みコントローラ１０３からＣＰ
Ｕ（ＭＡＩＮ） １０１が処理すべき割り込みを受け付
けたことをＩＮＴＨＷＬＩＩに知らせる信号（以下、Ｒ
ＩＮＴと略す。） １１７はＣＰＵ（ＳＯＢ） １０２が受け付けたＣＰ
Ｕ（ＭＡＹＮ） １０１が処理すべき割り込みの割り込
み番号をＩＮＴＨＷＩ １１に知らせるバス １１８はＩＮＴＨＷＩ １１から、ＣＰＵ（ＭＡＩＮ）
１０１を起こすための信号である。
最初に、第１図を用いて本実施例におけるシステムの構
成を示す。本実施例ではメモリ・Ｉｌｏおよび周辺コン
トローラを共有するデュアルＣＰＵ構成を採用しており
、ＣＰＵ（ＭＡＩＮ） １０１とＣＰＵ（ＳＯＢ） １
０２は同時に動作することはない。また、ＣＰＵ（ＭＡ
ＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２の切り換
えは外部信号によりどちらのＣＰＵからも可能である。
成を示す。本実施例ではメモリ・Ｉｌｏおよび周辺コン
トローラを共有するデュアルＣＰＵ構成を採用しており
、ＣＰＵ（ＭＡＩＮ） １０１とＣＰＵ（ＳＯＢ） １
０２は同時に動作することはない。また、ＣＰＵ（ＭＡ
ＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２の切り換
えは外部信号によりどちらのＣＰＵからも可能である。
外部要因からの割り込み信号１１４により発生する割り
込みは、ＣＰＵ（ＭＡＩＮ） １０１が処理する割り込
みとＣＰＵ（ＳＵＢ） １０２が処理する割り込みに分
類することができる。したがって、割り込み形態として
は、次の４通りがある。
込みは、ＣＰＵ（ＭＡＩＮ） １０１が処理する割り込
みとＣＰＵ（ＳＵＢ） １０２が処理する割り込みに分
類することができる。したがって、割り込み形態として
は、次の４通りがある。
■ ＣＰＵ（ＭＡＩＮ） １０１の動作中にＣＰＵ’（
ＭＡＩＮ） １０１の処理する割り込み要求が発生■
ＣＰＵ（ＳＯＢ） １０２ノ動作中Ｅ ＣＰ Ｕ （Ｓ
ＯＢ）１０２の処理する割り込み要求が発生 ■ ＣＰＵ（ＳＵＢ） １０２ ノ動作中にｃＰＵ（Ｍ
ＡＩＮ） ｌ Ｏ１の処理する割り込み要求が発生■
ＣＰ Ｕ（ＭＡＩＮ） １０１の動作中にＣＰＵ（ＳＯ
Ｂ） １０２の処理する割り込み要求が発生灰に第１図
を用いて、割り込み処理の過程を説明する。
ＭＡＩＮ） １０１の処理する割り込み要求が発生■
ＣＰＵ（ＳＯＢ） １０２ノ動作中Ｅ ＣＰ Ｕ （Ｓ
ＯＢ）１０２の処理する割り込み要求が発生 ■ ＣＰＵ（ＳＵＢ） １０２ ノ動作中にｃＰＵ（Ｍ
ＡＩＮ） ｌ Ｏ１の処理する割り込み要求が発生■
ＣＰ Ｕ（ＭＡＩＮ） １０１の動作中にＣＰＵ（ＳＯ
Ｂ） １０２の処理する割り込み要求が発生灰に第１図
を用いて、割り込み処理の過程を説明する。
動作しているＣＰＵが処理する割り込み要求が発生する
■や■の場合は、外部要因からの割り込み信号１１４が
ＩＮＴＨＷＩ １１に入力されると、ＩＮＴＨＷＩ １
１はＣＰＵ（ＭＡＩＮ） １０１とＣＰＵ（ＳＯＢ）
１０２のステータスを信号１０９と信号１１０から得
、フラグ１１２を参照し、動作中のＣＰＵと割り込みを
処理するＣＰＵが同一であると判断する。その後、割り
込み信号１１４と同じ割り込与を示す信号を信号１１５
を通して、割り込みコントローラに入力する。その後は
、通常のバスで割り込み処理がおこなわれる。
■や■の場合は、外部要因からの割り込み信号１１４が
ＩＮＴＨＷＩ １１に入力されると、ＩＮＴＨＷＩ １
１はＣＰＵ（ＭＡＩＮ） １０１とＣＰＵ（ＳＯＢ）
１０２のステータスを信号１０９と信号１１０から得
、フラグ１１２を参照し、動作中のＣＰＵと割り込みを
処理するＣＰＵが同一であると判断する。その後、割り
込み信号１１４と同じ割り込与を示す信号を信号１１５
を通して、割り込みコントローラに入力する。その後は
、通常のバスで割り込み処理がおこなわれる。
■や■のように動作中のＣＰＵと発生した割り込みを処
理するＣＰＵが異なる場合、本実施例は従来例と異なる
。
理するＣＰＵが異なる場合、本実施例は従来例と異なる
。
まず、■の場合の処理の過程を説明する。
ＣＰＵ（ＳＵＢ） １０２の動作中に外部要因による
割り込みが発生したと仮定する。割り込み信号はＩＮＴ
ＨＷＩ １１に入力される。ＩＮＴＨＷｌｌｌはＣＰＵ
（ＭＡＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２の
ステータスを信号１０９と信号１１０から得、フラグ１
１２を参照し、動作中のＣＰＵはＣＰＵ（ＳＯＢ）
１０２であり、割り込みを処理するＣＰＵはＣＰＵ（Ｍ
ＡＩＮ） １０１であると判断する。
割り込みが発生したと仮定する。割り込み信号はＩＮＴ
ＨＷＩ １１に入力される。ＩＮＴＨＷｌｌｌはＣＰＵ
（ＭＡＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２の
ステータスを信号１０９と信号１１０から得、フラグ１
１２を参照し、動作中のＣＰＵはＣＰＵ（ＳＯＢ）
１０２であり、割り込みを処理するＣＰＵはＣＰＵ（Ｍ
ＡＩＮ） １０１であると判断する。
ＩＮＴＨＷＩ １１は信号１１５を通して、割り込み信
号１１４と同じ割り込みを示し信号を割り込みコントロ
ーラに入力する。
号１１４と同じ割り込みを示し信号を割り込みコントロ
ーラに入力する。
割り込みコントローラ１０３はｌＮＴＲ１１０５とＩＮ
ＴＲｎ １０６を通して割り込みが発生したことをＣＰ
Ｕ（ＭＡＩＮ） １０１とＣＰ Ｕ Ｃ３ｌＪＢ）１０
２に知らせる。
ＴＲｎ １０６を通して割り込みが発生したことをＣＰ
Ｕ（ＭＡＩＮ） １０１とＣＰ Ｕ Ｃ３ｌＪＢ）１０
２に知らせる。
ＣＰＵ（ＳＯＢ）１０２が動作中なのでＣＰＵ（ＳＯＢ
） １０２が割り込みを受け付ける。割り込み受け付け
たＣＰＵ（ＳＵＢ） １０２は割り込みを受け付けたこ
とを、確認信号ＩＮＴＡＩ［１０８を通して割り込みコ
ントローラ１０３に知らせる。
） １０２が割り込みを受け付ける。割り込み受け付け
たＣＰＵ（ＳＵＢ） １０２は割り込みを受け付けたこ
とを、確認信号ＩＮＴＡＩ［１０８を通して割り込みコ
ントローラ１０３に知らせる。
ＩＮＴＡ■１０８を受けた割り込みコントローラ１０３
は、アドレスバス・データバス・コントロールバスの総
称である５ＢＵＳ １０４を通して割り込み番号なＣＰ
Ｕ（ＳＯＢ） １０２に伝える。
は、アドレスバス・データバス・コントロールバスの総
称である５ＢＵＳ １０４を通して割り込み番号なＣＰ
Ｕ（ＳＯＢ） １０２に伝える。
ＣＰＵ（ＳＯＢ） １０２はその割り込み番号に対応
する割り込みハンドラに制御を移す。
する割り込みハンドラに制御を移す。
割り込みハンドラはＣＰＵ（ＳＯＢ） １０２が割り込
みを受け付けたことをＲＩＮＴ１１６を通して、またそ
の割り込み番号をバス１１７を通してＩＮＴＨＷＩＩＩ
に知らせ、割り込み処理を終える。
みを受け付けたことをＲＩＮＴ１１６を通して、またそ
の割り込み番号をバス１１７を通してＩＮＴＨＷＩＩＩ
に知らせ、割り込み処理を終える。
ＩＮＴＨＷＩ １１はＣＰＵ（ＳＯＢ） １０２からの
割り込みを受け付けたことを示す信号１１６およびバス
１１７からの割り込み番号を受け取り、割り込み番号を
ＩＮＴＮＯ１１３に格納する。その後、１付ＴＮＯ１１
３に格納された割り込み番号と同じ割り込みを示す信号
１１５を割り込みコントローラ１０３に送るとともに、
ＣＰＵ（ＭＡＩＮ）１０１を起こす信号１１８をＣＰＵ
（ＭＡＩＮ）１０１に送る。
割り込みを受け付けたことを示す信号１１６およびバス
１１７からの割り込み番号を受け取り、割り込み番号を
ＩＮＴＮＯ１１３に格納する。その後、１付ＴＮＯ１１
３に格納された割り込み番号と同じ割り込みを示す信号
１１５を割り込みコントローラ１０３に送るとともに、
ＣＰＵ（ＭＡＩＮ）１０１を起こす信号１１８をＣＰＵ
（ＭＡＩＮ）１０１に送る。
ＣＰＵ（ＭＡＩＮ） １０１に制御が移ると、ＩＮＴＨ
Ｗが信号１１５を通して送った割り込みが発生し、ＣＰ
Ｕ（ＭＡＩＮ） １０１はその割り込みを受け取り、割
り込みコントローラに確認信号ＩＮＴＨＷ１０７を送る
。コントローラ１０３は、その信号を受け、割り込み番
号を５ＢＵＳ １０４を通してＣＰＵ（ＭＡＩＮ） １
０１に伝える。ＣＰＵ（ＭＡＩＮ）１０１は、その割り
込み番号に対応する割り込みハンドラに制御を移し、割
り込み処理をおこなう。
Ｗが信号１１５を通して送った割り込みが発生し、ＣＰ
Ｕ（ＭＡＩＮ） １０１はその割り込みを受け取り、割
り込みコントローラに確認信号ＩＮＴＨＷ１０７を送る
。コントローラ１０３は、その信号を受け、割り込み番
号を５ＢＵＳ １０４を通してＣＰＵ（ＭＡＩＮ） １
０１に伝える。ＣＰＵ（ＭＡＩＮ）１０１は、その割り
込み番号に対応する割り込みハンドラに制御を移し、割
り込み処理をおこなう。
割り込み処理を終えたＣＰＵ（ＭＡＩＮ） １０１は、
割り込みハンドラから戻り、必要ならば制御をＣＰ Ｕ
（ＳｔｌＢ） １０２に移す。
割り込みハンドラから戻り、必要ならば制御をＣＰ Ｕ
（ＳｔｌＢ） １０２に移す。
次に、■の場合の処理の過程を説明する。
ＣＰＵ（ＭＡＩＮ） １０１の動作中に外部要因による
割り込みが発生した仮定する。割り込み信号はＩＮＴＨ
ＷＩ １１に入力される。ＩＮＴＨＷｌｌｌはＣＰＵ（
ＭＡＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２のス
テータスを信号１０９と信号１１０から得、フラグ１１
２を参照し、動作中のＣＰＵはＣＰＵ（ＭＡＩＮ） １
０１であり、割り込みを処理するＣＰＵはＣＰＵ（ＳＯ
Ｂ） １０２であると判断する。これらの割り込みは
、ＣＰＵ（ＳＯＢ） １０２の制御にのみ必要なもので
あり、ＣＰＵ（ＭＡＩＮ）１０１の制御には影響を与え
ないので、ＣＰＵ（ＳＵＢ） １０２が動作するまで、
処理しない。
割り込みが発生した仮定する。割り込み信号はＩＮＴＨ
ＷＩ １１に入力される。ＩＮＴＨＷｌｌｌはＣＰＵ（
ＭＡＩＮ） １０１とＣＰ Ｕ （ＳＯＢ）１０２のス
テータスを信号１０９と信号１１０から得、フラグ１１
２を参照し、動作中のＣＰＵはＣＰＵ（ＭＡＩＮ） １
０１であり、割り込みを処理するＣＰＵはＣＰＵ（ＳＯ
Ｂ） １０２であると判断する。これらの割り込みは
、ＣＰＵ（ＳＯＢ） １０２の制御にのみ必要なもので
あり、ＣＰＵ（ＭＡＩＮ）１０１の制御には影響を与え
ないので、ＣＰＵ（ＳＵＢ） １０２が動作するまで、
処理しない。
ＩＮＴＨＷＩ １１は信号１１４に対応する割り込み番
号を内部の記憶域ＩＮＴＮＯＩ １３に待避する。そし
て、ＣＰＵ（ＳＯＢ） １０２のステータスを示す信号
１１０がＣＰＵ（ＳＵＢ） １０２が動作中であること
を示したならば、内部の記憶域に待避させた割り込みを
示す信号１１５を割り込みコントローラに入力する。
号を内部の記憶域ＩＮＴＮＯＩ １３に待避する。そし
て、ＣＰＵ（ＳＯＢ） １０２のステータスを示す信号
１１０がＣＰＵ（ＳＵＢ） １０２が動作中であること
を示したならば、内部の記憶域に待避させた割り込みを
示す信号１１５を割り込みコントローラに入力する。
割り込みコントローラ１０３はｌＮＴＲ１１０５とｌＮ
ＴＲ１１０５因して割り込みが発生したことをＣＰＵ（
ＭＡＩＮ） １０１とＣＰＵ（ＳＵＢ） １０２に知ら
せる。
ＴＲ１１０５因して割り込みが発生したことをＣＰＵ（
ＭＡＩＮ） １０１とＣＰＵ（ＳＵＢ） １０２に知ら
せる。
ＣＰ Ｕ（ＳＵＢ） １０２が動作中なのでＣＰＵ（Ｓ
ＯＢ） ｌ Ｏ２が割り込みを受け付ける。割り込みを
受け付けたＣＰＵ（ＳＯＢ）１０２は割り込以を受け付
けたことをＩＮＴＡＩＩ １０８を通して割り込みコン
トルーラ１０３に知らせる。
ＯＢ） ｌ Ｏ２が割り込みを受け付ける。割り込みを
受け付けたＣＰＵ（ＳＯＢ）１０２は割り込以を受け付
けたことをＩＮＴＡＩＩ １０８を通して割り込みコン
トルーラ１０３に知らせる。
ＩＮＴＡＩ［１０８を受けた割り込みコントローラ１０
３は、アドレスバス・データバス・コントロールバスＱ
総称である５ＢＵＳ １０４を通して割り込み番号をＣ
ＰＵ（ＳＯＢ） １０２に伝える。
３は、アドレスバス・データバス・コントロールバスＱ
総称である５ＢＵＳ １０４を通して割り込み番号をＣ
ＰＵ（ＳＯＢ） １０２に伝える。
ＣＰＵ（ＳＵＢ） １０２はその割り込み番号に対応す
る割り込みハンドラに制御を移し、割り込み処理をおこ
なう。
る割り込みハンドラに制御を移し、割り込み処理をおこ
なう。
割り込み処理を終えたＣＰＵ（ＳＯＢ） １０２は、割
り込みハンドラから戻る。
り込みハンドラから戻る。
以上述べたような過程で、割り込み処理はおこなわれる
。このときのシステムの動作の様子を示したのが第２図
（、Ａ）と第２（Ｂ）である。第２図（Ａ）は、ＣＰ
Ｕ（ＳｔｌＢ） １０２の動作中にＣＰＵ（ＭＡＩＮ）
１０１の処理する割り込み要求が発生した■の場合、第
２図ＢはＣＰＵ（ＭＡＩＮ） １０１の動作中にＣＰＵ
（ＳＵＢ） １０２の処理する割り込み要求が発生した
■の場合の動作の様子をそれぞれ示している。これらの
図からもわかるように、本実施例は、割り込み発生時の
動作ＣＰＵとその割り込み処理を実行するＣＰＵが異な
る場合、 メインＣＰＵが処理する割り込みのときは、動作中のサ
ブＣＰＵが割り込みを受け付け、割り込みを制御するハ
ードウェアによってメインＣＰＵを起こすとともに、再
度割り込み信号を発生させ、割り込みコントローラを介
して、割り込み処理を実行するメインＣＰＵに再度割り
込みをがけ、サブＣＰＵが処理する割り込みのときは、
割り込みを制御するハードウェアが、サブＣＰＵが動作
するまで割り込み番号を内部の記憶域に待避させ、サブ
ＣＰＵが動作したなら、割り込み信号を発生させ、割り
込みコントローラを介して、割り込み処理を実行するサ
ブＣＰＵに再度割り込みをかける という方法を取ることによって、割り込み処理の実行に
かかる時間を短縮することができる。
。このときのシステムの動作の様子を示したのが第２図
（、Ａ）と第２（Ｂ）である。第２図（Ａ）は、ＣＰ
Ｕ（ＳｔｌＢ） １０２の動作中にＣＰＵ（ＭＡＩＮ）
１０１の処理する割り込み要求が発生した■の場合、第
２図ＢはＣＰＵ（ＭＡＩＮ） １０１の動作中にＣＰＵ
（ＳＵＢ） １０２の処理する割り込み要求が発生した
■の場合の動作の様子をそれぞれ示している。これらの
図からもわかるように、本実施例は、割り込み発生時の
動作ＣＰＵとその割り込み処理を実行するＣＰＵが異な
る場合、 メインＣＰＵが処理する割り込みのときは、動作中のサ
ブＣＰＵが割り込みを受け付け、割り込みを制御するハ
ードウェアによってメインＣＰＵを起こすとともに、再
度割り込み信号を発生させ、割り込みコントローラを介
して、割り込み処理を実行するメインＣＰＵに再度割り
込みをがけ、サブＣＰＵが処理する割り込みのときは、
割り込みを制御するハードウェアが、サブＣＰＵが動作
するまで割り込み番号を内部の記憶域に待避させ、サブ
ＣＰＵが動作したなら、割り込み信号を発生させ、割り
込みコントローラを介して、割り込み処理を実行するサ
ブＣＰＵに再度割り込みをかける という方法を取ることによって、割り込み処理の実行に
かかる時間を短縮することができる。
〔実施例２〕
次に、本発明の第二の実施例について説明する。
前述の第一の実施例では、ふたつのＣＰＵが同時に動作
することのないデュアル構成のシステムにおいて、割り
込み発生時に動作洛中のＣＰＵと割り込みを処理するＣ
ＰＵが異なる場合の割り込み制御の一方法について説明
した。
することのないデュアル構成のシステムにおいて、割り
込み発生時に動作洛中のＣＰＵと割り込みを処理するＣ
ＰＵが異なる場合の割り込み制御の一方法について説明
した。
本発明はまた、ふたつのＣＰＵが同時に動作することの
ないデュアルＣＰＵ構成のシステムにおいて、割り込み
発生時に動作中のＣＰＵと割り込みを処理するＣＰＵが
異なる場合の、割り込み制御の次のような方法について
も適用できる。
ないデュアルＣＰＵ構成のシステムにおいて、割り込み
発生時に動作中のＣＰＵと割り込みを処理するＣＰＵが
異なる場合の、割り込み制御の次のような方法について
も適用できる。
第二の実施例について、図面を用いて説明する。
第３図は、本発明の実施例におけるデュアルＣＰＵ構成
のシステムを示すブロック図である。
のシステムを示すブロック図である。
第３図において、
３０１はメインＣＰＵ （以下、ＣＰＵ（ＭＡＩＮ）と
略す。） ３０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＯＢ）と
略す。） ３０３は割り込みコントローラ ３０４はシステムバス（以下、５ＢＵＳと略す。） ３０５は割り込みが発生したことをＣＰＵ（ＭＡｊＮ）
３０１に知らせる信号（以下、ｌＮＴＲ１と略す。） ３１６は割り込みが発生したことをＣＰＵ（ＳＯＢ）
３０２に知らせる信号（以下、ＩＮＴＲＩＩと略す。） ３０７はＣＰＵ（ＭＡＩＮ） ３０１が割り込みを受け
付けたことを割り込みコントローラ３０３に知らせる信
号（以下、ＩＮＴＡＩと略す。）３０８はＣＰ Ｕ（Ｓ
ＵＢ） ３０２が割り込みを受け付けとことを割り込み
コントローラ３０３に知らせる信号（以下、ＩＮＴＡＩ
Ｉと略す。）３０９はＣＰＵＱｆＡＩＮ） ３０１のス
テータスをＩＮＴＨＷ３１１に知らせる信号（以下、Ｓ
ＴＩと略す。） ３１０はＣＰＵ（ＳＵＢ） ３０２のステータスをＩＮ
ＴＨＷ３１１に知らせる信号（以下、ＳＴ■と略す。） ３１１は入力として外部要因からの割り込ゐ信号３１４
・ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３
０２のステータスを示す信号５ＴＩ３０９とＳＴＩ［３
１０・ＣＰＵ（ＭＡＩＮ）３０１が処理する割り込みを
ＣＰＵ（ＳＯＢ）３０２が受け付けとことを示すＣＰ
Ｕ （ＳＯＢ）３０２からの信号３１６およびその割り
込みの割り込み番号を知らせるためのＣＰＵ（ＳＯＢ）
３０２からのバス３１７、出力として割り込みコント
ローラに対して割り込みを発生させる信号３１５・ＣＰ
Ｕ（ＭＡＩＮ） ３０１を起こすための信号３１８・Ｃ
ＰＵ（ＳＯＢ）３０２を起こすための信号３０９をもつ
割り込みを制御するためのハードウェア（以下、ＩＮＴ
ＨＷと略す。） ３１２は割り込み処理を実行するＣ Ｐ Ｕ ！Ｊ’−
ＣＰＵ（ＭＡＩＮ） ３０１であるかＣＰ Ｕ （ＳＯ
Ｂ）３０２であるかを示すフラグを割り込み番号を数だ
けまとめたＩＮＴＨＷ３１１内のフラグ ３１３は割り込みの番号を格納しておくＩＮＴＨＷ３１
１内部の記憶域（以下、ＩＮＴＮＯと略す。） ３１４はＩＮＴＨＷ３１１が外部割り込み要因から割り
込みを受け付ける信号 ３１５はＩＮＴ、ＨＷ３１１が発生させた割り込みを割
り込みコントローラに伝える信号３１６）ｔｃＰＵ（Ｓ
ＵＢ）３０２が割り込みコントロー５３０３からＣＰ
Ｕ（ＭＡＩＮ） ３０１が処理すべ゛き割り込みを受け
付けたことおよびＣＰＵ（ＳＯＢ） ３０２がＣＰＵ（
ＭＡＩＮ） ３０１ （７）動作中に発生した割り込み
の割り込み処理を終えたことをＩＮＴＨＷ３１１に知ら
せる信号（以下、ＲＩＮＴと略す。） ３１７はＣＰＵ（ＳＯＢ） ３０２が受け付けたＣＰＵ
（ＭＡＩＮ） ３０１が処理すべき割り込みの割り込み
番号をＩＮＴＨＷ３１１に知らせるバス ３１８はＩＮＴＨＷ３１１から、ＣＰＵ（ＭＡＩＮ）３
０１を起こすための信号 ３１９はＩＮＴＨＷ３１１から、ＣＰ Ｕ （ＳＯＢ）
３０２を起こすための信号である。
略す。） ３０２はサブＣＰＵ （以下、ＣＰ Ｕ （ＳＯＢ）と
略す。） ３０３は割り込みコントローラ ３０４はシステムバス（以下、５ＢＵＳと略す。） ３０５は割り込みが発生したことをＣＰＵ（ＭＡｊＮ）
３０１に知らせる信号（以下、ｌＮＴＲ１と略す。） ３１６は割り込みが発生したことをＣＰＵ（ＳＯＢ）
３０２に知らせる信号（以下、ＩＮＴＲＩＩと略す。） ３０７はＣＰＵ（ＭＡＩＮ） ３０１が割り込みを受け
付けたことを割り込みコントローラ３０３に知らせる信
号（以下、ＩＮＴＡＩと略す。）３０８はＣＰ Ｕ（Ｓ
ＵＢ） ３０２が割り込みを受け付けとことを割り込み
コントローラ３０３に知らせる信号（以下、ＩＮＴＡＩ
Ｉと略す。）３０９はＣＰＵＱｆＡＩＮ） ３０１のス
テータスをＩＮＴＨＷ３１１に知らせる信号（以下、Ｓ
ＴＩと略す。） ３１０はＣＰＵ（ＳＵＢ） ３０２のステータスをＩＮ
ＴＨＷ３１１に知らせる信号（以下、ＳＴ■と略す。） ３１１は入力として外部要因からの割り込ゐ信号３１４
・ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３
０２のステータスを示す信号５ＴＩ３０９とＳＴＩ［３
１０・ＣＰＵ（ＭＡＩＮ）３０１が処理する割り込みを
ＣＰＵ（ＳＯＢ）３０２が受け付けとことを示すＣＰ
Ｕ （ＳＯＢ）３０２からの信号３１６およびその割り
込みの割り込み番号を知らせるためのＣＰＵ（ＳＯＢ）
３０２からのバス３１７、出力として割り込みコント
ローラに対して割り込みを発生させる信号３１５・ＣＰ
Ｕ（ＭＡＩＮ） ３０１を起こすための信号３１８・Ｃ
ＰＵ（ＳＯＢ）３０２を起こすための信号３０９をもつ
割り込みを制御するためのハードウェア（以下、ＩＮＴ
ＨＷと略す。） ３１２は割り込み処理を実行するＣ Ｐ Ｕ ！Ｊ’−
ＣＰＵ（ＭＡＩＮ） ３０１であるかＣＰ Ｕ （ＳＯ
Ｂ）３０２であるかを示すフラグを割り込み番号を数だ
けまとめたＩＮＴＨＷ３１１内のフラグ ３１３は割り込みの番号を格納しておくＩＮＴＨＷ３１
１内部の記憶域（以下、ＩＮＴＮＯと略す。） ３１４はＩＮＴＨＷ３１１が外部割り込み要因から割り
込みを受け付ける信号 ３１５はＩＮＴ、ＨＷ３１１が発生させた割り込みを割
り込みコントローラに伝える信号３１６）ｔｃＰＵ（Ｓ
ＵＢ）３０２が割り込みコントロー５３０３からＣＰ
Ｕ（ＭＡＩＮ） ３０１が処理すべ゛き割り込みを受け
付けたことおよびＣＰＵ（ＳＯＢ） ３０２がＣＰＵ（
ＭＡＩＮ） ３０１ （７）動作中に発生した割り込み
の割り込み処理を終えたことをＩＮＴＨＷ３１１に知ら
せる信号（以下、ＲＩＮＴと略す。） ３１７はＣＰＵ（ＳＯＢ） ３０２が受け付けたＣＰＵ
（ＭＡＩＮ） ３０１が処理すべき割り込みの割り込み
番号をＩＮＴＨＷ３１１に知らせるバス ３１８はＩＮＴＨＷ３１１から、ＣＰＵ（ＭＡＩＮ）３
０１を起こすための信号 ３１９はＩＮＴＨＷ３１１から、ＣＰ Ｕ （ＳＯＢ）
３０２を起こすための信号である。
最初に、第３図を用いて本実施例におけるシステムの構
成を示す。本実施例ではメモリ・Ｉ１０および周辺コン
トローラを共有するデュアルＣＰＵ構成を採用しており
、ＣＰＵ（ＭＡＩＮ）とＣＰＵ（ＳＵＢ） ３０２は
同時に動作することはない。また、ＣＰＵ（ＭＡＩＮ）
３０１とＣＰＵ（ＳＯＢ） ３０２の切り換えは外部
信号によりどちらのＣＰＵからも可能である。
成を示す。本実施例ではメモリ・Ｉ１０および周辺コン
トローラを共有するデュアルＣＰＵ構成を採用しており
、ＣＰＵ（ＭＡＩＮ）とＣＰＵ（ＳＵＢ） ３０２は
同時に動作することはない。また、ＣＰＵ（ＭＡＩＮ）
３０１とＣＰＵ（ＳＯＢ） ３０２の切り換えは外部
信号によりどちらのＣＰＵからも可能である。
外部要因からの割り込み信号３１４により発生する割り
込みは、ＣＰＵ（ＭＡＩＮ） ３０１が処理する割り込
みとＣＰＵ（ＳＯＢ） ３０２が処理する割り込みに分
類することができる。したがって、割り込み形態として
は、次の４通りがある。
込みは、ＣＰＵ（ＭＡＩＮ） ３０１が処理する割り込
みとＣＰＵ（ＳＯＢ） ３０２が処理する割り込みに分
類することができる。したがって、割り込み形態として
は、次の４通りがある。
■ ＣＰＵ（ＭＡＩＮ） ３０１の動作中にＣＰＵ（Ｍ
ＡＩＮ） ３０１の処理する割り込み要求が発生■ Ｃ
ＰＵ（ＳＯＢ） ３０２の動作中にＣＰ Ｕ （ＳＯＢ
）３０２の処理する割り込み要求が発生 ■ ＣＰＵ（ＳＯＢ） ３０２の動作中にＣＰＵ（ＭＡ
ＩＮ） ３０１の処理する割り込み要求が発生■ ＣＰ
Ｕ（ＭＡＩＮ） ３０１の動作中にＣＰＵ（ＳＯＢ）
３０２の処理する割り込み要求が発生法に第３図を用い
て、割り込み処理の過程を説明する。
ＡＩＮ） ３０１の処理する割り込み要求が発生■ Ｃ
ＰＵ（ＳＯＢ） ３０２の動作中にＣＰ Ｕ （ＳＯＢ
）３０２の処理する割り込み要求が発生 ■ ＣＰＵ（ＳＯＢ） ３０２の動作中にＣＰＵ（ＭＡ
ＩＮ） ３０１の処理する割り込み要求が発生■ ＣＰ
Ｕ（ＭＡＩＮ） ３０１の動作中にＣＰＵ（ＳＯＢ）
３０２の処理する割り込み要求が発生法に第３図を用い
て、割り込み処理の過程を説明する。
動作しているＣＰＵが処理する割り込み要求が発生する
■や■の場合は、外部要因からの割り込み信号３１４が
ＩＮＴＨＷ３１１に入力されると、ＩＮＴＨＷ３１１は
ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３０
２のステータスを信号３０９と信号３１０から得、フラ
グ３１２を参照し、動作中のＣＰＵと割り込みを処理す
るＣＰＵが同一であると判断する。その後、割り込み信
号３１４と同じ割り込みを示す信号を信号３１５を通し
て、割り込みコントローラに入力する。その後は、通常
のバスで割り込み処理がおこなわれる。
■や■の場合は、外部要因からの割り込み信号３１４が
ＩＮＴＨＷ３１１に入力されると、ＩＮＴＨＷ３１１は
ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３０
２のステータスを信号３０９と信号３１０から得、フラ
グ３１２を参照し、動作中のＣＰＵと割り込みを処理す
るＣＰＵが同一であると判断する。その後、割り込み信
号３１４と同じ割り込みを示す信号を信号３１５を通し
て、割り込みコントローラに入力する。その後は、通常
のバスで割り込み処理がおこなわれる。
■や■のように動作中のＣＰＵと発生した割り込みを処
理するＣＰＵが異なる場合、本実施例は従来例と異なる
。
理するＣＰＵが異なる場合、本実施例は従来例と異なる
。
まず、■の場合の処理の過程を説明する。
ＣＰＵ（ＳＵＢ） ３０２の動作中に外部要因による割
り込みが発生したと仮定する。割り込み信号はＩＮＴＨ
Ｗ３１１に入力される。ＩＮＴＨＷ３１１はＣＰＵ（Ｍ
ＡＩＮ） ３０１とＣＰ’Ｕ （ＳＵＢ）３０２のステ
ータスを信号３０９と信号３１０から得、フラグ３１２
を参照し、動作中のＣＰＵはＣＰＵ（ＳＯＢ） ３０２
であり、割り込みを処理するＣＰ’ＵはＣＰＵ（ＭＡＩ
Ｎ） ３０１であると判断する。
り込みが発生したと仮定する。割り込み信号はＩＮＴＨ
Ｗ３１１に入力される。ＩＮＴＨＷ３１１はＣＰＵ（Ｍ
ＡＩＮ） ３０１とＣＰ’Ｕ （ＳＵＢ）３０２のステ
ータスを信号３０９と信号３１０から得、フラグ３１２
を参照し、動作中のＣＰＵはＣＰＵ（ＳＯＢ） ３０２
であり、割り込みを処理するＣＰ’ＵはＣＰＵ（ＭＡＩ
Ｎ） ３０１であると判断する。
ＩＮＴＨＷ３１１は信号３１５を通して、割り込み信号
３１４と同じ割り込みを示す信号を割り込みコントロー
ラに入力する。
３１４と同じ割り込みを示す信号を割り込みコントロー
ラに入力する。
割り込みコントローラ３０３はＩ ＮＴＲｌ３０５とＩ
ＮＴＲＩＩ ３０６を通して割り込みが発生したことを
ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３０
２に知らせる。
ＮＴＲＩＩ ３０６を通して割り込みが発生したことを
ＣＰＵ（ＭＡＩＮ） ３０１とＣＰＵ（ＳＯＢ） ３０
２に知らせる。
ＣＰＵ（ＳＯＢ） ３０２が動作中なのでＣＰＵ（ＳＯ
Ｂ） ３０２が割り込みを受け付ける。割り込みを受け
付けたＣＰＵ（ＳＯＢ） ３０２は割り込みを受け付け
たことを、確認信号ＩＮＴＡＩＩ ３０８を通して割り
込みコントローラ３０３に知らせる。
Ｂ） ３０２が割り込みを受け付ける。割り込みを受け
付けたＣＰＵ（ＳＯＢ） ３０２は割り込みを受け付け
たことを、確認信号ＩＮＴＡＩＩ ３０８を通して割り
込みコントローラ３０３に知らせる。
ＩＮＴΔ■３０８を受け付けた割り込みコントローラ３
０３は、アドレスバス・データバス・コントロールバス
の総称である５ＢＵＳ３０４を通して割り込み番号をＣ
ＰＵ（ＳＯＢ） ３０２に伝える。
０３は、アドレスバス・データバス・コントロールバス
の総称である５ＢＵＳ３０４を通して割り込み番号をＣ
ＰＵ（ＳＯＢ） ３０２に伝える。
ＣＰＵ（ＳＯＢ） ３０２はその割り込み番号に対応す
る割り込みハンドラに制御を移す。
る割り込みハンドラに制御を移す。
割り込みハンドラはＣＰＵ（ＳＯＢ） ３０２が割り込
みを受け付けたことをＲＩＮＴ３１６を通して、またそ
の割り込み番号をバス３１７を通してＩＮＴＨＷ３１１
に知らせ、割り込み処理を終える。
みを受け付けたことをＲＩＮＴ３１６を通して、またそ
の割り込み番号をバス３１７を通してＩＮＴＨＷ３１１
に知らせ、割り込み処理を終える。
ＩＮＴＨＷ３１１はＣＰＵ（ＳＯＢ） ３０２からの割
り込みを受け付けたことを示す信号３１６およびバス３
１７からの割り込み番号を受け取り、割り込み番号をＩ
ＮＴＮＯ３１３に格納する。その後、ＩＮＴＮ○３１３
に格納された割り込み番号と同じ割り込みを示す信号３
１５を割り込みコントローラ３０３に送るとともに、Ｃ
ＰＵ（ＭＡＩＮ）３０１を起こす信号３１８をＣＰＵ（
ＭＡＩＮ）３０１に送る。
り込みを受け付けたことを示す信号３１６およびバス３
１７からの割り込み番号を受け取り、割り込み番号をＩ
ＮＴＮＯ３１３に格納する。その後、ＩＮＴＮ○３１３
に格納された割り込み番号と同じ割り込みを示す信号３
１５を割り込みコントローラ３０３に送るとともに、Ｃ
ＰＵ（ＭＡＩＮ）３０１を起こす信号３１８をＣＰＵ（
ＭＡＩＮ）３０１に送る。
ＣＰＵ（ＭＡＩＮ） ３０１に制御が移ると、ＩＮＴＨ
Ｗ３１１が信号３１５を通して送った割り込みが発生し
、ＣＰＵ（ＭＡＩＮ） ３０１はその割り込みを受け取
り、割り込みコントローラに確認信号工ＮＴＡＩ ３０
７を送る。割り込みコントローラ３０３は、その信号を
受け、割り込み番号を５ＢＵＳ３０４を通してＣＰＵ（
ＭＡＩＮ） ３０１に伝える。ＣＰＵ（ＭＡＩＮ） ３
０１は、その割り込み番号に対応する割り込みハンドラ
に制御を移し、割り込み処理をおこなう。
Ｗ３１１が信号３１５を通して送った割り込みが発生し
、ＣＰＵ（ＭＡＩＮ） ３０１はその割り込みを受け取
り、割り込みコントローラに確認信号工ＮＴＡＩ ３０
７を送る。割り込みコントローラ３０３は、その信号を
受け、割り込み番号を５ＢＵＳ３０４を通してＣＰＵ（
ＭＡＩＮ） ３０１に伝える。ＣＰＵ（ＭＡＩＮ） ３
０１は、その割り込み番号に対応する割り込みハンドラ
に制御を移し、割り込み処理をおこなう。
割り込み処理を終えたＣＰＵ（ＭＡＩＮ） ３０１は、
割り込みハンドラから戻り、必要ならば制御をＣＰＵ（
ＳＵＢ） ３０２に移す。
割り込みハンドラから戻り、必要ならば制御をＣＰＵ（
ＳＵＢ） ３０２に移す。
次に、■の場合の処理の過程を説明する。
ＣＰＵ（ＭＡＩＮ） ３０１の動作中に外部要因による
割り込みが発生したと仮定する。割り込み信号はＩＮＴ
ＨＷ３１１に入力される。ＩＮＴＨＷ３１１はＣＰＵ（
ＭＡＩＮ） ３０１とＣＰ Ｕ （ＳＵＢ）３０２のス
テータスを信号３０９と信号３１０から得、フラグ３１
２を参照し、動作中のＣＰＵはＣＰＵ（ＭＡＩＮ） ３
０１であり、割り込みを処理するＣＰＵはＣＰＵ（ＳＵ
Ｂ） ３０２であると判断する。これらの割り込みは、
ＣＰＵ（ＳＯＢ） ３０２の制御にのみ必要なものであ
り、ＣＰＵ（ＭＡＩＮ）３０１の制御には影響を与えな
い。
割り込みが発生したと仮定する。割り込み信号はＩＮＴ
ＨＷ３１１に入力される。ＩＮＴＨＷ３１１はＣＰＵ（
ＭＡＩＮ） ３０１とＣＰ Ｕ （ＳＵＢ）３０２のス
テータスを信号３０９と信号３１０から得、フラグ３１
２を参照し、動作中のＣＰＵはＣＰＵ（ＭＡＩＮ） ３
０１であり、割り込みを処理するＣＰＵはＣＰＵ（ＳＵ
Ｂ） ３０２であると判断する。これらの割り込みは、
ＣＰＵ（ＳＯＢ） ３０２の制御にのみ必要なものであ
り、ＣＰＵ（ＭＡＩＮ）３０１の制御には影響を与えな
い。
ＩＮＴＨＷ３１１は信号３１４に対応する割り込み番号
を内部の記憶域工ＮＴＮＯ３１３に待避する。その後、
ＩＮＴＮＯ３１３に格納された割り込み番号と同じ割り
込みを示す信号３１５を割り込みコントローラ３０３に
送るとともに、ＣＰＵ（ＳＯＢ） ３０２を起こす信号
３１９をＣＰＵ（ＳＯＢ） ３０２に送る。ＣＰＵ（Ｓ
ＵＢ） ３０２が動作すると、ＣＰＵ（ＭＡＩＮ） ３
０１は実行中の処理を中断する。
を内部の記憶域工ＮＴＮＯ３１３に待避する。その後、
ＩＮＴＮＯ３１３に格納された割り込み番号と同じ割り
込みを示す信号３１５を割り込みコントローラ３０３に
送るとともに、ＣＰＵ（ＳＯＢ） ３０２を起こす信号
３１９をＣＰＵ（ＳＯＢ） ３０２に送る。ＣＰＵ（Ｓ
ＵＢ） ３０２が動作すると、ＣＰＵ（ＭＡＩＮ） ３
０１は実行中の処理を中断する。
ＣＰＵ（ＳＯＢ） ３０２に制御が移ると、Ｉ ＮＴＥ
ＩＷ３１１が信号３１５を通して送った割り込みが発生
し、ＣＰＵ（ＳｔｌＢ） ３０２はその割り込みを受け
取り、割り込みコントローラに確認信号ＩＮＴＡ１１３
０８を送る。割り込みコントローラ３０３は、その信号
を受け、割り込み番号を５ＢＵＳ３０４を通してＣＰＵ
（ＳＵＢ） ３０２に伝える。ＣＰＵ（ＳＯＢ） ３０
２は、その割り込み番号に対応する割り込みハンドラに
制御を移し、割り込み処理をおこなう。
ＩＷ３１１が信号３１５を通して送った割り込みが発生
し、ＣＰＵ（ＳｔｌＢ） ３０２はその割り込みを受け
取り、割り込みコントローラに確認信号ＩＮＴＡ１１３
０８を送る。割り込みコントローラ３０３は、その信号
を受け、割り込み番号を５ＢＵＳ３０４を通してＣＰＵ
（ＳＵＢ） ３０２に伝える。ＣＰＵ（ＳＯＢ） ３０
２は、その割り込み番号に対応する割り込みハンドラに
制御を移し、割り込み処理をおこなう。
割り込み処理を終えたＣＰＵ（ＳｔｌＢ） ３０２は、
割り込みハンドラから戻るとともに、信号３１６により
ＣＰＵ（ＭＡＩＮ） ３０１の動作中に発生したＣＰＵ
（ＳＯＢ） ３０２が処理する割り込みの割り込み処
理を終えたことをＩＮＴＨＷ３１１に知らせる。
割り込みハンドラから戻るとともに、信号３１６により
ＣＰＵ（ＭＡＩＮ） ３０１の動作中に発生したＣＰＵ
（ＳＯＢ） ３０２が処理する割り込みの割り込み処
理を終えたことをＩＮＴＨＷ３１１に知らせる。
信号３１６を受け取ったＩＮＴＨＷ３１１は、ＣＰＵ（
ＭＡＩＮ） ３ ｏ １を起こす信号３１８をＣＰＵ（
ＭＡＩＮ） ３０１に送る。ＣＰＵ（ＭＡＩＮ） ３０
１は信号３０１を受け、中断していた処理を再開する。
ＭＡＩＮ） ３ ｏ １を起こす信号３１８をＣＰＵ（
ＭＡＩＮ） ３０１に送る。ＣＰＵ（ＭＡＩＮ） ３０
１は信号３０１を受け、中断していた処理を再開する。
以上述べたような過程で、割り込み処理はおこなわれる
。本実施例は、割り込み発生時の動作ＣＰＵとそ割り込
み処理を実行するＣＰＵが異なる場合、 メインＣＰＵが処理する割り込みのときは、動作中のサ
ブＣＰＵが割り込みを受け付け、割り込みを制御するハ
ードウェアによってメインＣＰＵを起こすとともに、再
度割り込み信号を発生させ、割り込みコントローラを介
して、割り込み処理を実行するメインＣＰＵに再度割り
込みをかけ、サブＣＰＵが処理する割り込みのときは、
割り込みを制御するハードウェアによって、サブＣＰＵ
を立ち上げるとともに（メインＣＰＵの動作は中断）、
割り込み信号を発生させ、割り込みコントローラを介し
て、割り込み処理を実行するサブＣＰＵに再度割り込み
をかける という方法を取ることによって、割り込み処理の実行に
かかる時間を短縮することができる。
。本実施例は、割り込み発生時の動作ＣＰＵとそ割り込
み処理を実行するＣＰＵが異なる場合、 メインＣＰＵが処理する割り込みのときは、動作中のサ
ブＣＰＵが割り込みを受け付け、割り込みを制御するハ
ードウェアによってメインＣＰＵを起こすとともに、再
度割り込み信号を発生させ、割り込みコントローラを介
して、割り込み処理を実行するメインＣＰＵに再度割り
込みをかけ、サブＣＰＵが処理する割り込みのときは、
割り込みを制御するハードウェアによって、サブＣＰＵ
を立ち上げるとともに（メインＣＰＵの動作は中断）、
割り込み信号を発生させ、割り込みコントローラを介し
て、割り込み処理を実行するサブＣＰＵに再度割り込み
をかける という方法を取ることによって、割り込み処理の実行に
かかる時間を短縮することができる。
以上説明したように、本発明は、ふたつのＣＰＵが同時
に動作することのないデュアルＣＰ Ｕ 構成のシステ
ムにおいて、割り込み発生時に動作しているＣＰＵと割
り込み処理を実行するＣＰＵが異なるとき、第２図（Ａ
）、第２図（Ｂ）のシステムの動作を示す図からもわか
らように、割り込みの受け渡しをソフトウェアによって
、割り込み発生直後におこなうのではなく、メインＣＰ
Ｕが処理すべき割り込みの場合は、割り込み制御回路に
よって再度割り込みを発生することによっておこない、
サブＣＰＵに対する割り込みの場合は、割り込み制御回
路によってサブＣＰＵが動作するまで割り込みを待避さ
せた後や、割り込み制御回路によってサブＣＰＵを立ち
上げた後に、割り込みを発生することによって割り込み
処理にかかる時間を短縮することができる。
に動作することのないデュアルＣＰ Ｕ 構成のシステ
ムにおいて、割り込み発生時に動作しているＣＰＵと割
り込み処理を実行するＣＰＵが異なるとき、第２図（Ａ
）、第２図（Ｂ）のシステムの動作を示す図からもわか
らように、割り込みの受け渡しをソフトウェアによって
、割り込み発生直後におこなうのではなく、メインＣＰ
Ｕが処理すべき割り込みの場合は、割り込み制御回路に
よって再度割り込みを発生することによっておこない、
サブＣＰＵに対する割り込みの場合は、割り込み制御回
路によってサブＣＰＵが動作するまで割り込みを待避さ
せた後や、割り込み制御回路によってサブＣＰＵを立ち
上げた後に、割り込みを発生することによって割り込み
処理にかかる時間を短縮することができる。
第１図は、本発明の実施例におけるデュアルＣＰＵ構成
のシステムを示すブロック図である。 第２図は、本発明の実施例におけるシステムの動作の様
子を示した図である。第２図（Ａ）は、サブＣＰＵの動
作中にメインＣＰＵの処理する割り込み要求が発生した
場合、第２図（Ｂ）はＣＰＵ（ＭＡＩＮ） ｌ Ｏ１の
動作中にＣＰＵ（ＳＵＢ） １０２の処理する割り込み
要求が発生した場合の動作の様子をそれぞれ示している
。 第３図は、本発明の第二の実施例におけるデュアルＣＰ
Ｕ構成のシステムを示すブロック図である。 第４図は、従来例におけるデュアルＣＰＵ構成のシステ
ムを示すブロック図である。 第５図は、従来例の実施例におけるシステムの動作の様
子を示した図である。 代理人 弁理士 内 原 晋 ＄ ３ 図 茅 ４１！Ｉ
のシステムを示すブロック図である。 第２図は、本発明の実施例におけるシステムの動作の様
子を示した図である。第２図（Ａ）は、サブＣＰＵの動
作中にメインＣＰＵの処理する割り込み要求が発生した
場合、第２図（Ｂ）はＣＰＵ（ＭＡＩＮ） ｌ Ｏ１の
動作中にＣＰＵ（ＳＵＢ） １０２の処理する割り込み
要求が発生した場合の動作の様子をそれぞれ示している
。 第３図は、本発明の第二の実施例におけるデュアルＣＰ
Ｕ構成のシステムを示すブロック図である。 第４図は、従来例におけるデュアルＣＰＵ構成のシステ
ムを示すブロック図である。 第５図は、従来例の実施例におけるシステムの動作の様
子を示した図である。 代理人 弁理士 内 原 晋 ＄ ３ 図 茅 ４１！Ｉ
Claims (1)
- デュアルＣＰＵ構成の情報処理装置において、切り換え
可能で同時には動作しない第一のプロセッサおよび第二
のプロセッサのふたつのプロセッサと、外部からの割り
込みを制御する割り込みコントローラと、外部から発生
した割り込みが前記第一のプロセッサおよび前記第二の
プロセッサのどちらのプロセッサで処理される割り込み
かを示すフラグと割り込み番号を記憶する記憶域を内部
に持つ割り込み制御回路を備え、前記第二のプロセッサ
の動作中に前記第一のプロセッサの処理する割り込みが
発生した場合は、前記割り込み制御回路は前記内部のフ
ラグを参照し、割り込みコントローラに対して割り込み
信号を送り、割り込みコントローラからの割り込み信号
を受け取った前記第二のプロセッサは、前記割り込み制
御回路に割り込みを受け付けたことを示す信号と割り込
み番号を伝え、前記割り込み制御回路はそれらを受け取
ると前記第二のプロセッサが外部から受け付けた割り込
みと同じ割り込みを示す割り込み信号を前記割り込みコ
ントローラに送るとともに前記第一のプロセッサに制御
を移し、前記割り込みコントローラは前記割り込みをお
こなう第一のプロセッサに対して前記第二のプロセッサ
が受け付けた割り込みと同じ割り込みを発生させ、前記
割り込みをおこなう第一のプロセッサに割り込み処理を
処理をおこなわせ、前記第一のプロセッサの動作中に前
記第二のプロセッサの処理する割り込みが発生した場合
は、前記割り込み制御回路は前記内部のフラグを参照し
、前記サブＣＰＵが動作さするまで割り込みを待避させ
た後や、前記サブＣＰＵを立ち上げた後に、割り込み信
号を前記割り込みコントローラに対して送り、前記割り
込みコントローラからの割り込み信号を受け取った前記
第二のプロセッサに割り込み処理をおこなわせることを
特徴とする割り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281303A JPH01123357A (ja) | 1987-11-06 | 1987-11-06 | 割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281303A JPH01123357A (ja) | 1987-11-06 | 1987-11-06 | 割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123357A true JPH01123357A (ja) | 1989-05-16 |
Family
ID=17637195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281303A Pending JPH01123357A (ja) | 1987-11-06 | 1987-11-06 | 割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264686A (en) * | 1990-11-30 | 1993-11-23 | Olympus Optical Co., Ltd. | Information recording/reproducing apparatus for an information recording card |
-
1987
- 1987-11-06 JP JP62281303A patent/JPH01123357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264686A (en) * | 1990-11-30 | 1993-11-23 | Olympus Optical Co., Ltd. | Information recording/reproducing apparatus for an information recording card |
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