JPH0468458A - データ通信処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入出力制御装置を介して、入出力装置との間
のデータ転送制御を行なうデータ通信処理装置に関する
。

（従来の技術） 一般の情報処理装置においては、中央処理装置が主記憶
装置をアクセスして所定のデータ処理を行なう。この装
置に、種々の入出力装置が接続されているような場合、
入出力装置から転送されたデータは、主記憶装置の一部
に書込まれ、中央処理装置により処理される。また、処
理後のデータは、主記憶装置から入出力装置に返送され
る。

第２図に、このような入出力装置との間のデータ通信処
理の効率化を図った、従来のデータ通信処理装置ブロッ
ク図を示す。

この装置は、メモリバス１とＩ１０バス２との二重バス
構成とされている。

即ち、メモリバス１には、中央処理装置（ＣＰＵ）３と
、主記憶装置（ＭＭ）４と、バスアダプタ（ＢＡＤＰ）
　１０とが接続されている。ハスアダプタ１０は、メモ
リバスインタフェース（ＭＩＮＦ）１１と、ＤＭＡコン
トローラ（ＤＭＡＣ）　１２と、■１０バスインクフェ
ース（ＢＩＮＦ）　１３とを、内部バス１４を介して接
続した構成とされている。

メモリバスインタフェース１１はメモリバス１に接続さ
れ、■／○バスインタフェース１３は■１０バス２に接
続されている。このＩ１０バス２には、入出力制御装置
（ＩＯＰ）２０が接続されている。入出力制御装置２０
は、入出力装置（Ｉｌｏ）５を接続して、そのデータ転
送制御を行なう回路である。

入出力制御装置２０の内部には、共通メモリ（ＣＭ）２
１、Ｉ１０バスインタフェース（ＢＩＮＦ）２２、状態
レジスタ（ＳＲＥＧ）　２３、マイクロプロセッサ（Ｍ
ＰＵ）２４、ＤＭＡコントローラ（ＤＭＡＣ）　２５、
ローカルメモリ　（ＬＭ）２６、■１０インタフェース
（ＢＩＮＦ）　２７が、内部バス２８を介して接続され
ている。共通メモリ２１とＩ１０バスインタフェース２
２とは共にＩ１０バス２に接続され、Ｉ１０インタフェ
ース２７は入出力装置５に接続されている。

尚、上記回路において、バスアダプタ１０のＤＭＡコン
トローラ１２は、メモリハス１上の主記憶装置４とＩ１
０バス２上の共通メモリ２１との間のデータ転送を行な
う、ダイレクト・メモリ・アクセス用の回路である。

また、入出力制御装置２０のマイクロプロセッサ２４は
、入出力制御装置２０の動作を制御するための回路で、
入出力装置５から入力したデータ等を、ローカルメモリ
２６上で処理する等の動作を行なうよう構成されている
。ＤＭＡコントローラ２５は、ローカルメモリ２６と共
通メモリ２１との間のデータ転送を制御する回路である
。状態レジスタ２３は、共通メモリ２１に、主記憶装置
４への転送用データが格納されたことを示すフラグを立
てるレジスタ等から成る。

その他の各インタフェースは、周知のデータ授受のため
の制御用回路である。

第３図に、第２図に示したような従来装置の動作シーケ
ンスチャートを示す。

図において、先ず、入出力装置５から入力するデータは
、入出力制御装置２０の中のローカルメモリ２６に格納
される（ステップ■）。ここで、入出力制御装置２０の
内部では、マイクロプロセッサ２４によって下位プロト
コル処理が実行される（ステップ■）。その後、ローカ
ルメモリ２６に格納されたデータは、ＤＭＡコントロー
ラ２５によって、共通メモリ２１に向けＤＭＡ転送され
る（ステップ■）。尚、この場合、中央処理装置３へ向
は転送すべき情報のみが選択されて、ＤＭＡ転送される
ことになる。

転送が終了すると、状態レジスタ２３のフラグを立てる
。中央処理装置３は、周期的にこの状態レジスタ２３の
フラグを読取り、フラグの立っているのを検出すると、
バスアダプタ１０を起動させる。バスアダプタ１０のＤ
ＭＡコントローラ１２は、中央処理装置３の指示に従っ
て、共通メモリ２１から主記憶装置４に対しデータのＤ
ＭＡ転送を行なう（ステップ■）。中央処理装置３は、
その後、主記憶装置４をアクセスし、転送されたデータ
について上位プロトコル処理を実行する（ステップ■）
。そして、その実行結果は、再びバスアダプタ１０のＤ
ＭＡコントローラ１２によって、主記憶装置４から共通
メモリ２１に向けＤＭＡ転送される（ステップ■）。

入出力制御装置２０においては、ＤＭＡコントローラ２
５が、共通メモリ２１からローカルメモリ２６へのデー
タのＤＭＡ転送を行ない（ステップ■）、マイクロプロ
セッサ２４は、所定の下位プロトコル処理を実行する（
ステップ■）。その後、ローカルメモリ２６において処
理済みのデータは、入出力装置５に転送受信される（ス
テップ■）。

以上のような処理を行なえば、例えば、入出力装置５か
ら入出力装置２０に対するデータ入力が繰返しあった場
合においても、中央処理装置３に通知すべきデータを、
−旦共通メモリ２１にまとめて格納し、バスアダプタ１
０のＤＭＡコントローラ１２によって一括して、そのデ
ータを主記憶装置４に転送することができる。その結果
、メモリバス１を効率よく使うことができ、システムの
スルーブツトを向上させることができる。

また、入出力制御装置２０のＤＭＡコントローラ２５が
、ローカルメモリ２６から直接主記憶装置４にデータ転
送することも考えられるが、−度共通メモリ２１を介在
させることによって、ＤＭＡコントローラ２５が異常動
作し、主記憶装置４中のプログラムやデータを破壊する
とし１つだ危険を防止できる。

（発明が解決しようとする課題） ところで、上記のような従来装置においては、入出力制
御装置２０のローカルメモリ２６から主記憶装置４へ、
データを直接ＤＭＡ転送する場合に比べて、共通メモリ
２１を介在させる手順が増えてしまう。従って、例えば
、通信制御装置のような高速な入出力や応答の即時性が
要求されるような装置においては、方式的に不利になる
という問題点があった。

本発明は以上の点に着目してなされたもので、メモリバ
スな有効に使用できる二重バス構成の装置において、デ
ータ転送速度の向上を図ったデータ通信処理装置を提供
することを目的とするものである。

（課題を解決するための手段） 本発明のデータ通信処理装置は、中央処理装置と、主記
憶装置と、入出力装置と、当該入出力装置を接続して、
そのデータ転送制御を行なう入出力制御装置とを備え、
前記主記憶装置と、前記人出力制御装置内部に設けられ
た前記入出力装置のデータ格納用共通メモリとを、前記
中央処理装置が直接アクセスする同一のメモリ空間に含
めたことを特徴とするものである。

（作用） 本発明の装置は、中央処理装置が主記憶装置のみならず
、入出力制御装置に設けられた共通メモリを直接アクセ
スすることができるように、主記憶装置と共通メモリと
を同一のメモリ空間に含めている。従って、入出力制御
装置が共通メモリ中に転送すべきデータを格納すれば、
中央処理装置が主記憶装置と同様に共通メモリを直接ア
クセスし処理できる。従って、共通メモリと主記憶装置
相互間のデータ転送を不要とし、主記憶装置のデータ破
壊を防止しつつ高速データ転送処理が可能となる。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のデータ通信処理装置実施例を示すブ
ロック図である。

図の装置は、メモリバス１とＩ１０バス２とを備えた二
重バス構成とされている。メモリバス１には、中央処理
装置３と、主記憶装置４と、バスアダプタ１０とが接続
されている。また、Ｉ１０バス２には、入出力制御装置
３０の他、他の幾つかの入出力制御装置４０が接続され
ている。

バスアダプタ１０は、メモリバスインタフェース１１と
ＤＭＡコントローラ１２とＩ１０バスインタフェース１
３が、内部バス１４に接続された構成とされ、これは第
２図に示した従来装置と全く同一のものである。

入出力制御装置３０は、第２図に示した従来装置と路間
−の構成とされているが、一部変更がある。

即ち、入出力制御装置３０は、共通メモリ３１、Ｉ１０
バスインタフェース３２、状態レジスタ３３、マイクロ
プロセッサ３４、ＤＭＡコントローラ３５、ローカルメ
モリ３６及びＩ１０インタフェース３７が、内部バス３
８に接続された構成とされている。ここで、Ｉ１０ハス
インクフェース３２は、内部ハス３８とＩ１０パス２と
の間の接続を制御するよう構成されている。−方、共通
メモリ３１は、メモリハスインタフェース３９を介して
メモリバス１に接続されてしする。

本発明の装置の場合、主記憶装置４の直接アクセスする
メモリ空間には、主記憶装置４の他に、共通メモリ３１
も含まれるよう構成されている。

即ち、中央処理装置３は、主記憶装置４に書込まれたデ
ータと同様に、共通メモリ３１に書込まれたデータも直
接アクセスして処理できる構成とされでいる。その他、
入出力制御装置３０のＩ１０インタフェース３７と入出
力装置５との接続等の関係は、既に第２図で説明した従
来装置と同様である。

第４図に、本発明の装置の動作シーケンスチャートを示
す。

この第４図と第１図を用いて、本発明の装置の具体的な
動作説明を行なう。

先ず、入出力装置５から出力されたデータは、Ｉ１０イ
ンタフェース３７を介して入出力制御装置３０に入力し
、ローカルメモリ３６に書込まれる（ステップ■）。こ
うして受信されたデータは、マイクロプロセッサ３４に
よって下位プロトコル処理が実行される（ステップ■）
。そして、処理後のデータ中、中央処理装置３に通知す
べきデータは、ＤＭＡコントローラ３５の動作によって
、ローカルメモリ３６から共通メモリ３１へＤＭＡ転送
される（ステップ■）。

共通メモリ３１へこれらのデータが格納されると、マイ
クロプロセッサ３４は、状態レジスタ３３のフラグを立
てる。中央処理装置３は、Ｉ１０バス２を介して状態レ
ジスタ３３の内容を周期的に読取り、状態レジスタ３３
のフラグが立っている場合には、直接共通メモリ３１を
アクセスし、上位プロトコル処理を開始する（ステップ
■）。上位プロトコル処理は、中央処理装置３より、共
通メモリ３１や主記憶装置４をアクセスしながら実行さ
れる。そして、その処理結果は共通メモリ３１に格納さ
れる。

入出力制御装置３０のマイクロプロセッサ３４は、中央
処理装置３から上位プロトコル処理の終了通知を受ける
と、共通メモリ３１中の処理結果を、ローカルメ干り３
６に転送するようＤＭＡコントローラ３５を起動する（
ステップ■）。ローカルメモリ３６内に転送された処理
結果は、マイクロプロセッサ３４が下位プロトコル処理
を実行しくステップ■）、入出力装置５に転送する。入
出力装置５は、そのデータを受信しくステップ■）、一
連の処理が完了する。

以上のような手順をふんだ場合、第３図と第４図を比較
して分かるように、共通メモリ３１と主記憶装置４との
間のＤＭＡ転送が、本発明においては省略されている。

その結果、情報転送の高速化を図ることができる。また
、入出力制御装置３０内に共通メモリ３１を設けること
によって、共通メモリ３１を主記憶装置４と物理的に隔
離し、ＤＭＡコントローラ３５の異常動作によって、主
記憶装置４中のプログラム用データを破壊するといった
危険を防止できる。

尚、第４図を用いて説明した本発明の装置の動作中、バ
スアダプタ１０は全く機能していない。

しかしながら、通常、Ｉ１０バス２には、第１図に示し
た人出力制御装置３０の他、種々の入出力装置を制御す
るための入出力装置が接続されることになる。この場合
、これら全ての入出力制御装置に対し、本発明を実施す
る必要は無い。本発明は、特に、高速データ転送の要求
のある入出力装置について実施すればよいからである。

従って、本発明を実施しない他の装置については、第２
図や第３図で説明した、従来通りの二重バス構成の特徴
を生かしたデータ転送を実行することが可能である。

本発明は以上の実施例に限定されない。

入出力制御装置等、各回路のブロック構成は、同等の機
能を有する既知の回路ブロックに置き換えて差し支えな
い。

（発明の効果） 以上説明した本発明のデータ通信処理装置によれば、主
記憶装置と入出力制御装置中の共通メモリとを、中央処
理装置が直接アクセスする同一のメモリ空間に含めたの
で、従来行なっていた、共通メモリと主記憶装置との間
のＤＭＡ転送処理を省略することができる。これによっ
て、高速な入出力、特に応答の即時性に対する要求を満
たすことができる。また、共通メモリを主記憶装置とは
別個に入出力制御装置側に設けるようにすれば、ＤＭＡ
転送障害による主記憶装置中のデータやプログラムの破
壊を防止することもできる。

【図面の簡単な説明】

第１図は本発明のデータ通信処理装置実施例を示すブロ
ック図、第２図は従来のデータ通信処理装置のブロック
図、第３図は従来装置の動作シーケンスチャート、第４
図は本発明の装置の動作シーケンスチャートである。 １・・・メモリバス、２・・・Ｉ１０バス、３・・・中
央処理装置、４・・・主記憶装置、５・・・入出力装置
、 Ｏ・・・バスアダブク、 ３０・・・入出力制御装置。

Claims (1)

1. 【特許請求の範囲】 中央処理装置と、 主記憶装置と、 入出力装置と、 当該入出力装置を接続して、そのデータ転送制御を行な
   う入出力制御装置とを備え、 前記主記憶装置と、前記入出力制御装置内部に設けられ
   た前記入出力装置のデータ格納用共通メモリとを、前記
   中央処理装置が直接アクセスする同一のメモリ空間に含
   めたことを特徴とするデータ通信処理装置。