JPH04280345A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ転送制御装置に
関し、特に、無手順の通信制御を用いてシリアルにデー
タ転送を制御するデータ転送制御装置に関する。

【０００２】

【従来の技術】図４は、従来の無手順の通信制御に基づ
いてシリアルにデータ転送するデータ転送制御システム
の概略構成図である。

【０００３】図５は、前掲図４に示されたデータ転送制
御システムのデータ転送の制御手順を示す概略処理フロ
ー図である。

【０００４】図４において、データ転送制御システムは
データ転送制御装置である端末制御装置１０と、前記装
置１０に通信回線３０を介して接続される端末制御装置
２０を含む。

【０００５】前記端末制御装置１０は、マイクロプロセ
ッサなどを用いるプログラム制御方式を採用している。 前記マイクロプロセッサはメモリ１１、前記メモリ１１
をアクセスするＣＰＵ（中央処理装置の略）１２、およ
びシリアルインターフェイス回路１３を含む。前記通信
回線３０は、たとえばＲＳ２３２Ｃ回線を含んで構成さ
れ、端末制御装置１０と端末制御装置２０との間で無手
順による双方向のシリアルデータ通信が行なわれる。

【０００６】前記メモリ１１には、図５に示される処理
フローが予めプログラムとしてストアされ、前記プログ
ラムはＣＰＵ１２の制御の下に実行される。

【０００７】次に、図４に示されるシステムにおけるシ
リアルデータ通信の手順について図５に示される処理フ
ローに基づいて説明する。

【０００８】ＣＰＵ１２はデータ転送処理を開始すると
、まずステップＳ２０（図中、Ｓ２０と略す）において
、前段に接続されたシリアルインターフェイス回路１３
のシリアルポートから与えられるデータを入力する。 前記入力データは、通信相手側の端末制御装置２０から
送信されるデータである。

【０００９】ＣＰＵ１２は、前記入力データをその内部
バッファに一時的にストアすると、次のステップＳ２１
およびステップＳ２３の処理において、前記データを１
文字ずつ読取り、後述する信号ＸＯＮであるか、または
後述する信号ＸＯＦＦであるかを判別するように処理す
る。前記入力データに含まれる信号ＸＯＮはデータ送信
の開始要求信号である。また、前記信号ＸＯＦＦはデー
タ送信の停止要求信号である。前記両信号は、いずれも
ＡＳＣＩＩコードで表わされる信号である。通信相手側
である端末制御装置２０は、データ受信用のバッファが
前記装置１０からの受信データにより満杯になるであろ
うと判別すると、通信回線３０を介して端末制御装置１
０に前記信号ＸＯＦＦを送信する。前記装置１０は、前
記信号ＸＯＦＦを受信し、応じて前記装置２０へのデー
タ転送を停止する。その後、前記装置２０においてデー
タ処理が進行し、前記バッファにおいて新規データをス
トアするだけの空き領域が生じると、応じて前記装置２
０は前記信号ＸＯＮを通信回線３０を介して前記装置１
０に与える。前記装置１０は、前記信号ＸＯＮを受信す
ると、応じて前記停止されたデータ転送を再開始する。

【００１０】ＣＰＵ１２は、前記ステップＳ２１におい
て前記信号ＸＯＮの受信を判別すると、次のステップＳ
２２の処理に移行して端末制御装置２０へのデータ転送
を再開始する。その後、次のステップＳ２６の処理にお
いて、ＣＰＵ１２はデータ転送処理とともに他の処理を
実行しながら再度、前記ステップＳ２０の処理に戻る。

【００１１】一方、前記ステップＳ２１の処理において
前記信号ＸＯＮの受信が確認されず、次のステップＳ２
３の処理において前記信号ＸＯＦＦの受信が確認される
と、次のステップＳ２４の処理に移行する。

【００１２】ステップＳ２４の処理において、ＣＰＵ１
２は前記データ転送を停止する。この停止動作は次の信
号ＸＯＮ受信までの期間、継続される。このデータ転送
停止後、前述したステップＳ２６以降の処理を同様に実
行する。

【００１３】前記ステップＳ２１およびステップＳ２３
の処理において、受信データ中に前記信号ＸＯＮおよび
信号ＸＯＦＦが含まれていないことが判別されると、応
じてＣＰＵ１２はステップＳ２５の処理において、前記
ステップＳ２０においてシリアルインターフェイス回路
１３を介して受信されたデータをメモリ１１にストア処
理する。その後、前述したステップＳ２６以降の処理を
同様にして実行する。

【００１４】以上のように、ＣＰＵ１２は前記ステップ
Ｓ２６に示される他の処理を実行しながらシリアルイン
ターフェイス回路１３を介して受信されるデータの１文
字ごとを読取り、前記信号ＸＯＮまたは前記信号ＸＯＦ
Ｆ受信に従うデータ転送の制御手順を実行するようにし
ていた。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
データ転送制御手順においては、ＣＰＵ１２は受信デー
タの１文字毎を読取り、前記信号ＸＯＮまたは前記信号
ＸＯＦＦの受信の有無を確認していたため、負荷が高く
なるという問題があった。

【００１６】また、ＣＰＵ１２の負荷が何らかの原因に
より（複雑な処理を実行している場合など）高くなって
いる場合には、相手側の端末制御装置２０から前記信号
ＸＯＦＦが送信されたとしても、ＣＰＵ１２は前記信号
ＸＯＦＦ受信に対するデータ転送停止の処理を実行する
のに時間がかかる。そのため、相手側の前記装置２０の
データ受信バッファにおいてデータの溢れ状態が生じる
という問題もあった。

【００１７】また、前記ＣＰＵ１２が過負荷状態にある
ときは、前記装置２０に対して前記信号ＸＯＮまたは前
記信号ＸＯＦＦを送信するタイミングを逃すという問題
もあった。

【００１８】さらに、前記装置１０または装置２０を、
その高速データ転送を図るために、たとえばメモリ１１
のアクセスをＤＭＡ（ダイレクトメモリアクセス）回路
を介して行なうように構成したとしても、前述した問題
から相手側の受信バッファにおいて急激にデータ溢れを
引起こすことになるので、データ転送の高速化（ＤＭＡ
回路の採用）は不可能であるという問題もあった。

【００１９】それゆえに本発明の目的は、無手順の通信
制御を用いてシリアルデータ転送をする際に、高速デー
タ転送が図れ、かつ該装置に含まれる処理プロセッサ（
ＣＰＵなど）を有効利用でき、さらに相手側のデータ受
信バッファにおけるデータ溢れを効果的に防止できるデ
ータ転送制御装置を提供することである。

【００２０】

【課題を解決するための手段】この発明にかかるデータ
転送制御装置は、通信回線が接続され、前記回線を介し
てデータ転送を許可する信号が受信されたことに応答し
て、前記回線を経由して前記データ転送を開始し、前記
回線を介してデータ転送を禁止する信号が受信されたこ
とに応答して、前記データ転送を停止するよう構成され
る。詳細には、前記転送すべきデータを予め記憶する記
憶手段と、前記記憶手段を直接にアクセスするダイレク
トメモリアクセス手段と、前記ダイレクトメモリアクセ
ス手段から与えられるデータをデータ転送し、かつ前記
回線を介して受信されるデータを前記ダイレクトメモリ
アクセス手段に与えるデータ送受信手段と、前記送受信
手段によって受信されたデータを入力し、応じて前記許
可信号または前記禁止信号の受信を判定する判定手段と
、前記判定手段によって前記許可信号または前記禁止信
号の受信が判定されたことに応答して、前記ダイレクト
メモリアクセス手段による前記アクセスを能動化または
不能化するダイレクトメモリアクセス制御手段とを備え
て構成される。

【００２１】

【作用】この発明にかかるデータ転送制御装置は上述の
ように構成されて、前記判定手段は、独自に前記許可信
号または前記禁止信号の受信を判定し、その判定結果に
応答して、ダイレクトメモリアクセス制御手段は速やか
にダイレクトメモリアクセス手段による記憶手段のアク
セスを能動化または不能化するように作用する。したが
って、前記制御手段は、前記許可信号または禁止信号の
受信判定処理から開放されて、その分負荷が軽減される
とともに、受信バッファにおける受信データの溢れ状態
も効果的に回避される。

【００２２】

【実施例】以下、本発明の一実施例について図面を参照
して詳細に説明する。

【００２３】図１は、本発明の一実施例によるデータ転
送制御システムの構成を示す概略図である。

【００２４】図において前記制御システムは、データ転
送制御装置である端末制御装置１と、前記装置１に通信
回線３を介して接続される端末制御装置２を含む。前記
通信回線３は、たとえばＲＳ２３２Ｃ回線であり、該シ
ステムにおいては双方向にシリアルデータ転送が行なわ
れると想定する。

【００２５】前記端末制御装置１はＣＰＵ４、ＤＭＡ回
路５、前記ＣＰＵ４および前記ＤＭＡ回路５によりそこ
にストアされるデータが読書きされるメモリ６、前記Ｃ
ＰＵ４に割込みを発生させる割込回路７、前記割込回路
７にその比較演算結果を与える比較回路８および通信回
線３との間で転送データの入出力を制御するシリアルイ
ンターフェイス回路９を含む。

【００２６】前記端末制御装置１は、通信相手側である
端末制御装置２とのデータ転送処理を実行するとともに
、その他のプログラム処理なども並行して実行するよう
に動作する。

【００２７】前記シリアルインターフェイス回路９は、
通信回線３と該装置１とを接続するよう動作する。前記
回路９は、通信回線３のデータ転送速度に基づいて、た
とえば１０ｂｙｔｅ／ｓｅｃごとに次段に接続されるＤ
ＭＡ回路５にデータ転送要求を与える。前記ＤＭＡ回路
５は前記要求を受付けると、応じてメモリ６をアクセス
して転送すべきデータを読出し、読出されたデータをシ
リアルインターフェイス回路９に与える。このとき、メ
モリ６とＤＭＡ回路５との間に設定されるメモリアクセ
スバスのデータ転送速度が、たとえば１０００ｂｙｔｅ
／ｓｅｃであったとすれば、前記メモリアクセスバスの
９０ｂｙｔｅ／ｓｅｃ分の能力はＣＰＵ４側に割当てら
れる。

【００２８】前記比較回路８は、シリアルインターフェ
イス回路９を介して受信されたデータにデータ送信の停
止要求信号ＸＯＦＦまたはデータ送信の開始要求信号Ｘ
ＯＮが含まれることを判別し、その判別結果に応答して
、割込回路７を駆動する。前記割込回路７は、前段に接
続された比較回路８により駆動されると、応じてＣＰＵ
４に対して割込を発生させる。前記ＣＰＵ４は前段に接
続された割込回路７から割込の発生を受付けると、現在
実行中のプログラム処理を中断し、制御プログラム内の
割込処理プログラムの実行に移行する。このとき、中断
された前記プログラム処理を実行再開始可能とするため
に、中断時のプログラム状態を所定のレジスタに一時退
避させるよう処理する。

【００２９】前記ＤＭＡ回路５は、前記ＣＰＵ４とは独
立して設けられたハードウェアである。これは、ＣＰＵ
４の処理と並行してメモリ６およびシリアルインターフ
ェイス回路９との間において、いわゆるダイレクトメモ
リアクセス制御方式による高速なデータ転送およびデー
タ転送の要求受付けを行なうよう動作する。前記ＤＭＡ
回路５は、転送対象となるデータがストアされるメモリ
６のアドレスを保持するためのレジスタ、転送データ長
（たとえば、バイト単位で表現される）を保持するため
のレジスタ、前記ＣＰＵ４にホールド（一時停止）をか
けたりメモリ６をアクセスするための制御回路などを含
む。

【００３０】次に、前述したＤＭＡ回路５を利用した制
御手順の概要を示す。

【００３１】ＣＰＵ４は、プログラムの命令によりＤＭ
Ａ回路５中の前記メモリ６のアドレスレジスタと前記デ
ータ長レジスタを設定（初期設定）後、メモリ６にＤＭ
Ａ起動をかける。ＤＭＡ起動されたメモリ６は、動作を
開始し、データ転送準備が整うと、ＤＭＡ回路５に対し
てＣＰＵ４のホールド（一時停止）要求を出す。ＤＭＡ
回路５は、前記要求入力に応答してＣＰＵ４にホールド
要求を与える。

【００３２】ＣＰＵ４は、実行中の命令に伴なうメモリ
６のアクセスが終了し次第、前記ホールド要求の受付信
号（アクノリッヂ）をメモリ６に与えるとともに、ホー
ルド状態に移行して命令実行を一時停止する。

【００３３】メモリ６がＣＰＵ４から前記ホールド要求
受付信号を受取ると、ＤＭＡ回路５を介してシリアルイ
ンターフェイス回路９とメモリ６との間でアクセス処理
が行なわれる。このメモリアクセスのためのメモリアド
レスは、ＤＭＡ回路５中のレジスタに予め設定されてい
たものがメモリ６に送られる。

【００３４】ＤＭＡ回路５は、次回のデータ転送に備え
て、今回データ転送があった分だけメモリアドレスレジ
スタのデータを加算または減算し、データ長レジスタを
減算処理する。

【００３５】以上の動作が繰返し実行されて、データ長
レジスタの値が０になったとき、一連のＤＭＡ動作が終
了する。このとき、ＤＭＡ回路５からＤＭＡ終了の旨の
割込信号がＣＰＵ４に与えられる。

【００３６】図２（ａ）および（ｂ）は、前掲図１に示
されたデータ転送制御システムにおけるデータ転送の制
御手順を示す概略処理フロー図である。

【００３７】図示される処理フローは、予めプログラム
としてＣＰＵ４の内部メモリにストアされ、ＣＰＵ４の
制御の下に実行される。

【００３８】図３は、前掲図１に示されたデータ転送制
御システムにおけるデータ転送の制御手順を送信側と受
信側とに対応付けて模式的に示す図である。

【００３９】次に、前掲図１に示されたデータ転送制御
システムのデータ転送時の制御手順について図２（ａ）
および（ｂ）ならびに図３を参照して説明する。

【００４０】今、端末制御装置１からデータ転送が開始
されたと想定する。

【００４１】まず、ＣＰＵ４はデータ転送開始に先立っ
て、図２（ａ）のステップＳ１（図中、Ｓ１と略す）に
おいて、ＤＭＡ回路５を初期設定する。つまり、端末制
御装置２にデータ転送すべきデータのメモリ６における
ストアアドレスおよび転送データ長に関するデータを与
える。ＤＭＡ回路５は前記アドレスおよびデータ長に関
するデータをそれぞれ内部のレジスタに一時的にストア
することにより、初期設定される（図３におけるＤＭＡ
回路の初期設定期間Ｒ１参照）。その後、ステップＳ２
の処理において、ＣＰＵ４はデータ転送を除く他のプロ
グラム処理を実行する（図３におけるＣＰＵが他の処理
を実行する期間Ｒ５参照）。並行して、ＤＭＡ回路５は
、内部レジスタにストアされた前記アドレスおよび転送
データ長に基づいて、メモリ６をアクセスしてＤＭＡ制
御により逐次データを読出し、読出されたデータをシリ
アルインターフェイス回路９に与える。シリアルインタ
ーフェイス回路９はＤＭＡ回路５から与えられるデータ
を通信回線３に送出して、端末制御装置２側に送信する
（図３におけるＤＭＡによるデータ転送期間Ｒ２参照）
。

【００４２】一方、受信側である端末制御装置２は、シ
リアルインターフェイス回路９から転送されるデータを
通信回線３を介して受信し、前記受信データを逐次内部
バッファ（図示せず）に蓄える。このとき、前記装置２
側のＣＰＵ（図示せず）などの処理プロセッサが過負荷
状態にあるために、前記受信データを十分に処理できず
前記バッファが受信データで溢れる恐れがあると判別さ
れると、前記装置２は図３に示されるように端末制御装
置１側にデータ送信の停止要求信号ＸＯＦＦを送信する
。

【００４３】端末制御装置１は、端末制御装置２から送
信された前記信号ＸＯＦＦを受信する。前記信号ＸＯＦ
Ｆは、まずシリアルインターフェイス回路９を介して比
較回路８に与えられる。比較回路８は所定のＡＳＣＩＩ
コードと与えられる受信データのコードとを比較し、前
記信号ＸＯＦＦの受信を判別すると、応じて次段に接続
された割込回路７に駆動信号を与える。前記回路７は前
記駆動信号に応答して、次段に接続されたＣＰＵ４に前
記信号ＸＯＦＦに応じた割込を発生させるように作用す
る。このとき、ＣＰＵ４は図２（ａ）のステップＳ２の
他の処理実行中（図３におけるＣＰＵが他の処理を実行
する期間Ｒ５に相当する）であるが、前記割込に応答し
て前述したような割込制御により、現在実行中の処理を
実行再開始可能なように中断して、直ちに図２（ｂ）の
割込処理に移行する（図３における割込処理ＩＮＴ１を
参照）。

【００４４】ＣＰＵ４は、図２（ｂ）の割込処理のステ
ップＳ３において、割込回路７から与えられた割込信号
に基づいて、前記信号ＸＯＦＦ受信であるか否かを判別
する。このとき、ＣＰＵ４は前記信号ＸＯＦＦの受信を
判別するので、応じて次のステップＳ５の処理において
、いわゆるＤＭＡ制御を停止する。つまり、ＤＭＡ回路
５に対してデータ転送動作の停止（ホールド）を要求す
る。前記回路５は前記ホールド要求に応答して、メモリ
６のアクセスを含むデータ転送動作を停止する。このと
き、ＤＭＡ回路５はたとえば転送データ長が１０００ｂ
ｙｔｅ指定され、８００ｂｙｔｅだけ転送した時点で前
記信号ＸＯＦＦを受信した場合は、残り２００ｂｙｔｅ
の転送が再開始できるように各レジスタ内のストアデー
タを保持する（図３におけるＤＭＡ停止期間Ｒ３参照）
。その後、ＣＰＵ４はこの割込処理を抜けて、割込前に
実行されていた他の処理を再開始するように、図２（ａ
）のステップＳ２の処理に戻り、前記中断された処理が
実行再開始される（図３におけるＣＰＵが他の処理を実
行する期間Ｒ６参照）。

【００４５】さて、受信側である端末制御装置２は、前
記信号ＸＯＦＦ送信後は、前述したようにデータが一杯
になった受信バッファに空き記憶領域を作るようなデー
タ処理を実行し、前記受信バッファが転送データを再受
信可能な状態となるように動作する（図３におけるバッ
ファを空にするような処理の実行期間Ｒ８参照）。この
とき前記バッファに新しい受信データをストアできる所
定の大きさの空き記憶領域が生じると、端末制御装置２
は図３に示されるように、データ送信の再開始要求信号
ＸＯＮを通信回線３を介して端末制御装置１に与える。

【００４６】端末制御装置１は、端末制御装置２から送
信された前記信号ＸＯＮを受信する。前記信号ＸＯＮの
受信は、前記信号ＸＯＦＦと同様にして、ＣＰＵ４に信
号ＸＯＮに応じた割込を発生させるように作用する。

【００４７】このとき、ＣＰＵ４は図２（ａ）のステッ
プＳ２における他の処理実行中（図３のＣＰＵが他の処
理を実行する期間Ｒ６に相当）であるが、前記割込に応
答して、割込制御により現在実行中の処理を再開始可能
なように中断して、直ちに図２（ｂ）の割込処理を開始
する（図３における割込処理ＩＮＴ２参照）。

【００４８】ＣＰＵ４は、図２（ｂ）の割込処理のステ
ップＳ３およびステップＳ４において、割込回路７から
与えられた割込信号に基づいて前記信号ＸＯＮ受信を判
別すると、応じて次のステップＳ６の処理に移行する。

【００４９】ＣＰＵ４は、ステップＳ６の処理において
停止されていたＤＭＡ制御を起動させる。つまり、ＤＭ
Ａ回路５に対してデータ転送の再開を要求する。前記回
路５は前記再開要求に応答して、前回データ転送停止時
に各レジスタに保持されたデータ長およびアドレスに関
するデータに基づいてメモリ６のアクセスを再開始する
。これにより、たとえば前述した残り２００バイト分の
転送すべきデータは端末制御装置２側にシリアルインタ
ーフェイス回路９および通信回線３を介してデータ転送
される（図３におけるＤＭＡ再起動期間Ｒ４参照）。

【００５０】その後、ＣＰＵ４は、この割込処理を抜け
て割込前に実行されていた処理を再開始するように、図
２（ａ）のステップＳ２の処理に戻る（図３におけるＣ
ＰＵが他の処理を実行する期間Ｒ７参照）。

【００５１】以上のように、シリアルインターフェイス
回路９の出力段に設けられた比較回路８は、前記信号Ｘ
ＯＦＦおよび前記信号ＸＯＮの受信を判別し、受信した
ときにのみ割込回路７を介してＣＰＵ４に割込を発生さ
せる。応じてＣＰＵ４は、割込処理によりＤＭＡ制御に
基づくデータ転送を停止させたり、再開始させたりでき
る。したがって、ＣＰＵ４はデータ転送時における前記
信号ＸＯＦＦおよび前記信号ＸＯＮの受信確認処理から
開放されて、該システムではＤＭＡ制御による高速通信
を実現できるとともに、相手側の受信バッファのデータ
溢れを速やかにかつ効果的に防止できる。

【００５２】

【発明の効果】この発明によれば、ダイレクトメモリア
クセス手段を介して記憶手段に予め記憶されるデータを
送受信手段に与えて、送受信手段はこれをデータ転送す
るようにしているので、ダイレクトメモリアクセス制御
による高速通信が可能となるという効果がある。

【００５３】また、判別手段は独自にデータ転送許可信
号またはデータ転送禁止信号の受信を判定し、その判定
結果に応答してダイレクトメモリアクセス制御手段は速
やかにダイレクトメモリアクセス手段による記憶手段の
アクセスを能動化または不能化するので、前記ダイレク
トメモリアクセス制御手段は前記信号の受信判定処理か
ら開放されて、負荷が軽減され、その資源を他の処理に
有効利用できるという効果もある。

【００５４】また、判定手段と、前記判定手段の判定結
果に応答して、速やかにダイレクトメモリアクセス手段
による前記アクセスを能動化又は不能化するダイレクト
メモリアクセス制御手段を独立して設けているので、前
記許可信号または前記禁止信号の受信に基づく処理が高
速に実行でき、さらに通信相手側の受信バッファにおけ
るデータ溢れ状態を防止できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ転送制御システ
ムの構成を示す概略図である。

【図２】（ａ）および（ｂ）は、図１に示されたデータ
転送制御システムにおけるデータ転送の制御手順を示す
概略処理フロー図である。

【図３】図１に示されたデータ転送制御システムにおけ
るデータ転送の制御手順を送信側と受信側とに対応付け
て模式的に示す図である。

【図４】従来の無手順の通信制御に基づいてデータ転送
するデータ転送制御システムの概略構成図である。

【図５】図４に示されたデータ転送制御システムのデー
タ転送の制御手順を示す概略処理フロー図である。

【符号の説明】

１および２　　端末制御装置 ３　　通信回線 ４　　ＣＰＵ ５　　ＤＭＡ（ダイレクトメモリアクセス）回路６　　
メモリ ７　　割込回路 ８　　比較回路 ９　　シリアルインターフェイス回路 ＸＯＮ　　データ送信の開始要求信号 ＸＯＦＦ　　データ送信の停止要求信号なお、各図中、
同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　通信回線が接続され、前記回線を介し
   てデータ転送を許可する信号が受信されたことに応答し
   て、前記回線を経由して前記データ転送を開始し、前記
   回線を介してデータ転送を禁止する信号が受信されたこ
   とに応答して、前記データ転送を停止するデータ転送制
   御装置において、前記転送すべきデータを予め記憶する
   記憶手段と、前記記憶手段を直接にアクセスするダイレ
   クトメモリアクセス手段と、前記ダイレクトメモリアク
   セス手段から与えられるデータをデータ転送し、かつ前
   記回線を介して受信されるデータを前記ダイレクトメモ
   リアクセス手段に与えるデータ送受信手段と、前記送受
   信手段によって受信されたデータを入力し、応じて前記
   許可信号または前記禁止信号の受信を判定する判定手段
   と、前記判定手段によって前記許可信号または前記禁止
   信号の受信が判定されたことに応答して、前記ダイレク
   トメモリアクセス手段による前記アクセスを能動化また
   は不能化するダイレクトメモリアクセス制御手段とを備
   えた、データ転送制御装置。